★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

大家一起学pads!

互相学习，取长补短！

大家对PADS软件使用有不明白的地方或有什么心得体会，
5 P, u( Q+ L8 b& @1 i
本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
& f# R) f  C6 }; s
0 m: s. q! W) P, ?, c' v4 F9 Y& K
1 h  W% V) f( @2 U  t欢迎跟贴！有问必答!
9 O  u( V+ Y& B. `


[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]

) A( ?) E' K& u; a% G# f
; |* q' {( |8 O( D由于此贴已过有效期，特开新贴：
! f  O  M% c- h2 G
/ _. x$ ?% _. \, `! B1 K★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
3 c1 j" U* N$ m7 z8 Khttps://www.eda365.com/forum.php? ... 63&fromuid=1147

2 u& h5 K1 J, ~/ H

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
. ~& `! _/ I" f" g* y* f一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
+ P1 p7 D3 z2 O/ H9 l% [/ h# C: y这方面是否有详细的理论解释?
" g: V3 D, z! X0 u' g如果需 ...

2 I5 x& d3 P8 D- @: D% Q  G& K非常谢谢jimmy回复,

# Q: S" K: [; l# e) h6 `
9 K9 B$ e* o2 R" q1 H
7 Z3 ^5 M# P$ g! V8 d) `/ d另还有些疑问.请教.
/ J; j8 a9 v3 L" }- H: l1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
8 _7 U  R- N7 i: `- G2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
- r3 t3 i( h. V: s1 P) Z% {# d 如DDR的数据线与控制线是否要求等长?
/ [) Q8 P" {1 I3 G- v9 T地址线与数据线是否要求等长?
" ^9 I3 S2 [5 q4 b; K+ W. M或者是只要求成组的数据线等长?
0 u' {" v$ c( i& q6 z9 L6 B又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,

# d2 |# [2 ]0 H! x另还有一重要问题,
4 O. k* e# \1 b) W3 G' ~( {通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
! D$ n( ]" [* `% t如果频率是800M,这个时候,走等长好还是不走等长好?

8 d" Y2 |; _, o6 N* F# R% R另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
+ [# Y! E: u" j- a! s' t0 V# H7 l" s" f. B2 O走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?

& x3 \, c. h$ z4 o

# B% z2 v3 Q$ C  t

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
* F3 T' ]3 V1 M, D* r9 [版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

: c5 E* w8 {$ d取消显示标记选项即可。

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。

1 W3 k% Y# \' S! P解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
7 }  g: z- n1 r4 N1 V+ f
( ^# F5 N3 z9 X  B- t也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
! N. v$ t& S) p) ~+ Y比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

6 V5 W. }+ ]" H/ G中间的散热焊盘只做一个大的就行了。

  Y' p0 {6 @& s- y+ E  ]1 @# ]1 @另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.

想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
( R% Y, z, `" S) [0 c" R由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

1 ?5 K1 `; T" Y" L) K0 g0 G
0 N- T4 z' V; c( G% [+ LLn

& e: B$ N' V% B& n; J% wn是你要切换的层
8 A8 o) ?$ u! ~
比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
+ X6 Y3 u0 `( x& X) S& H& ]初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
* A, I2 r3 x' _# ^  ^( F, N可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。

我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
, P( k5 Z  H. o1 g7 ]我是菜鸟，希望楼主耐心指教
* B' N; H* d6 A0 i5 R, H  @7 n/ }7 p
jimmy:
& d# _9 n' A5 D+ I
( l0 G6 p% G: S  z; g比如创建元件,丝印外框统一做在all layer
( Q$ t- W, [5 `- [( V, G
9 T1 w6 x4 c; o- h3 j4 J2d线宽不低于5mil
, y  \6 {/ P- e
TEXT等信息不添加在TOP或BOTTOM层

% {* w$ R$ Y% z: M1 c6 W! [- h  T0 S等等...

  k6 N/ D: n  f[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

# ?1 x; o; s3 R2 Njimmy:
1 n- z0 g2 Z3 V5 J8 ^: b
9 K" L( v7 |! o: M这种修改起来很费时间。
4 T+ f& d: B) F( b" p. P1 Z
, o( Y' w. A9 E) d( }! d主要跟你的走线习惯有很大的关系。
6 c& X% g# Z9 ~
& l6 A7 i# V( f# [( v& Z9 E6 H0 P我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

3 P* Y. Z! Q( H4 f3 p灌铜后将之删去。
# p# x2 ~8 i' Q" _# S1 u" P
3 k) G4 W' y4 `; w7 `[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

" ?8 W; G- ]% C3 k  [3 G
这种修改起来很费时间。
# U8 ^; ?; ?2 {( y
6 u0 |# R6 L) w主要跟你的走线习惯有很大的关系。
) Q, E, V+ f2 @7 ^) L+ L) {
# R' ~5 x& p( }) |. t我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.
& f. H' n  p5 \6 s
如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,

4 z% M+ ^2 T; X+ w, A灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
错误如下:
. j8 M9 G8 @2 b8 t& W# VMixing nets EGND CN2 1 FMI CN2 1
9 H  p$ r( S8 A: o( \2 }9 [, H0 w; tCN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
Mixing nets FMINT CF6 1 FMI RF2 1
% D4 n2 K1 f2 \7 N& KLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
2 i7 @  [- |* {! X3 r+ B8 VWarning: deleting signal EGND
7 x9 j3 T/ z9 }. `**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
8 f! R( A5 D6 j2 M) n8 B- V因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
1 G5 `# Z/ j2 X9 G看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
3 x4 ^1 O$ z  c5 ^) P* n* l4 T还有个“地”的问题
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
# {, b: x8 |3 D, Y" |TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
( j8 c7 p3 e8 O; F$ fTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
) b7 ~& k$ H& C3 A& Q9 j5 e* ?可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
6 T# l! p# X, K" W我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
5 Y% _' ^; \6 a, H2 W' m8 [关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
* a& T, c: G# \$ _; R只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
7 F- E9 Y0 h3 O/ O# Upin discrepency    decal gate<1>for gate number#<1>   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
2 h. n( [; z8 Q2 R! D' j# w为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
) C( }: v! X7 p. c1 l/ b请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
pin discrepency    decal gatefor gate number#   
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

* `( ~; X( `% [* J& A
please uncheck
allow floating connections

tklin

对思齐:
" r0 ?. A) x  W5 F; ?1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
reply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
' _% }( z) [( I" W( C& H: M
2.
手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
3 M  ~- G) b! J& \reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
# d7 b3 s. T$ K) b* E! t( j; F重新装了下电脑结果,输出网表时提示      :
Design Name: D:\资料\复件 FINAL.DSN
[FMT0012] Can't open first output file
+ J" U- U  T- w8 t#各位碰到过没有,帮忙啊,先谢谢拉!
: Z1 _3 C8 H/ ~" G
1 @9 z8 t+ W! U( k6 k斑竹救命