cadence concept hdl使用问题

keenboyee

各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
7 O% P$ `; I3 T- {Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
$ E$ a3 n  v1 `$ V  pObject dump:
{
    page:  14
    instance:  
- R9 v% @% J6 f/ c3 C- M  q    cell name:
1 c2 S) |/ x+ f# G$ _7 R    pin name:  
% ]  Z0 O: D4 ]0 ~}
  Z' T3 A5 h( P  z0 U+ y5 X{
    page:  14
3 p% i  Y) p( Z, b7 z; m/ ]% J    instance:  I17
& b6 _/ j" }2 N9 M3 B    cell name: LTM4600HVIV
0 O9 Z+ f+ B$ `; b* l    pin name:  VIN<14..0>
}
) ?' v# u+ B' k* e: q  M) V! Q其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的 方法解决他？？
6 d$ f- i- N- }) a:handshake

wolfwang

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？