关于端接电阻的问题

CUICHAOYUE

看到很多人的设计，DSP或其他MCU的DDR2连接口与DRR2片子之间都会挂上一个22欧姆或33欧姆的端接电阻，我就有个疑问，假设DDR2时钟为533MHZ，则波形上升沿时间估算为1/5/533us=0.375ns ，因信号传输速率约为6in/ns（6000mil/ns） ,则该上升沿的电长度约为2250mil（57mm），所以我觉得在这个情况下只要连接线长度低于2000mil，由于阻抗不匹配导致的振铃将埋没于上升沿，端接电阻是否很有必要？当然如果阻抗失配严重（如芯片内部阻抗与走线阻抗不匹配）另算，一般情况下控制了板间间距，线宽，完整的地平面，这种端接电阻是否多余？希望大家能帮我解决一下心中的疑问，十分感激啊。

ajingge

"由于阻抗不匹配导致的振铃将埋没于上升沿"      而根据信号完整性理论，埋没于上升沿应该在上升沿的大约20%之内才不会影响，
所以这边考虑的长度大概在400mil之内不需要考虑。

当传输时间延时< 信号上升时间的20% 才几乎不需要考虑反射带来的影响~{:soso_e104:}

希望对你有帮助。

jimmy

串联一个电阻是为了解决信号反射和阻抗匹配。

CUICHAOYUE

我的意思就是当阻抗失配导致的信号反射引起的振铃，如果埋没于信号上升沿，请问这样造成的影响是否可以忽略？

shenzhou8hao1

不懂，围观等解答

flyriz

这问题专业，围观

CUICHAOYUE

谢谢大家的帮助！！

zhangyalin

ajingge 发表于 2013-10-15 22:46
"由于阻抗不匹配导致的振铃将埋没于上升沿"      而根据信号完整性理论，埋没于上升沿应该在上升沿的大约20 ...

假设DDR2时钟为533MHZ，则波形上升沿时间估算为1/5/533us=0.375ns
; g; V+ |, }8 w/ D9 Q楼主已经按1/5算了，我觉得楼主的说法是有道理的。我觉得只是为了更保险，一般会加匹配电阻。

CUICHAOYUE

ajingge 的说法应该是对的，我之前对上升沿时间估算为1/5/533us=0.375ns，其中的1/5是指上升沿约等于波形周期的1/5,是一种普遍经验值。  至于 6楼ajingge 说的1/5是指上升沿的1/5相当于 1/5*0.375ns=0.075ns ， 0.075*6in=450mil，再保险一点取值就是低于400mil 的长度，振铃将可以埋没于上升沿，嗯，回去查看书籍再看看，再次感谢大家的帮助。

willyeing

CUICHAOYUE 发表于 2013-10-16 10:37
: s8 ^2 }  u7 i# ~3 X6 xajingge 的说法应该是对的，我之前对上升沿时间估算为1/5/533us=0.375ns，其中的1/5是指上升沿约等于波形周 ...

看李玉山的那本信号完整性翻译书原著是ERIC博士，里面有说明的。具体在那一页忘了。