allegro16.5中sigXplorer提取信号问题求教

zezq7sxa

我的很多数据线出来接的是两个芯片一个是flash一个是RAM，做拓扑结构的时候执行sigXplorer命令后只有一个芯片显示，不是两个。
PCB布线是这样的，我把32条数据线作为一个BUS
sigXplorer提取出来的是这样的。如下图

! T6 x1 g) j4 `
' F) E: f4 X! ^8 x# j我看于博士的视频出来的是一个T型连接,如下图

卖瓜的菜农

zezq7sxa 发表于 2012-11-20 20:35
% W7 P5 k& r& Z) ~* z哦，谢谢。

我看视频跟着走得，也出现了这种状况，用的16.6，那个net group都是把所有的DATA包括进去了，请问有什么好的解决办法么？

香雪海

把你的走线图站出来，要不看不出来拓扑是怎么样的

zezq7sxa

香雪海 发表于 2012-11-17 21:05
% F# x2 @/ j. N1 s6 e7 I把你的走线图站出来，要不看不出来拓扑是怎么样的

! _. d: ^/ M% b( `* G) w走线图站出来是什么意思？

香雪海

zezq7sxa 发表于 2012-11-18 01:27
7 |/ S: o& N. P# e" Y) B1 p走线图站出来是什么意思？

就是把你实际连好线的图传上来

zezq7sxa

香雪海 发表于 2012-11-18 09:43
1 m' @% v. ?" T+ U" U$ u就是把你实际连好线的图传上来

( Q4 w- f1 b& L, ^( E% X% g还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可是当施行sigxplorer命令以后，提取出来的信号只有和Ram芯片连接的，没有flash芯片，做不了拓扑结构。我看视频教程只要运行sigxplorer后，出来两个芯片和dsp连接，他在这里做好拓扑结构直接就把约束规则更新到PCB里去了。

rx_78gp02a

zezq7sxa 发表于 2012-11-18 14:21
; H& J: [9 ?5 f9 Y2 a还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

1 l- o" r0 b6 X! w" n你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

香雪海

zezq7sxa 发表于 2012-11-18 14:21
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

香雪海

zezq7sxa 发表于 2012-11-18 14:21
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

' t. Y) K, g* m% K; L# \拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

dzkcool

你这根数据线刚好是直接到RAM的，另外16根才是接到了RAM和Flash，应该分高16位和低16位两组

procomm1722

上面幾樓的說法都不正確越幫越忙 .
把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經有掉資料.
至於 T 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.
: U; [8 y- g9 X8 c走線和拓樸並沒有絕對先後關係 , 是要看你想做 Pre-Sim  或是 Post-Sim.
你的狀況應該是在 Pre-Sim 階段 , 本來就不需要走線.

zezq7sxa

rx_78gp02a 发表于 2012-11-18 14:47
3 h7 g# Z6 I  u/ |& o你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

/ s! D2 R! U  t0 Z4 Q0 G1 Z( \提取有两个接收端的就好了。

zezq7sxa

procomm1722 发表于 2012-11-19 11:55
- L- G7 N' n1 j9 C  i! B上面幾樓的說法都不正確越幫越忙 .
% k( \. p2 d; _7 N5 J, o, v把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經 ...

! q: C# T9 f# |7 M0 E 新建文件夹.rar (332.8 KB, 下载次数: 41)

2012-11-19 18:24 上传

点击文件名下载附件
下载积分: 威望 -5

6 Z$ q( ]" W  h1 c5 ?0 D+ q! {我把板上传上来给你帮看看。

procomm1722

我這邊測試了 , 提取 Topology 並沒啥問題

ling_tina

procomm1722 发表于 2012-11-20 00:02
我這邊測試了 , 提取 Topology 並沒啥問題

我用16.3的时候也会出现这样的问题，布好线了拓朴结构就完整了。请教楼上大侠是什么原因。

zezq7sxa

procomm1722 发表于 2012-11-20 00:02
我這邊測試了 , 提取 Topology 並沒啥問題

+ u* B7 _! D8 `8 {5 r是什么问题呢，为什么我这里只提取和Ram连接的信号，却提取不了即连接flash又连接ram的信号。如果只把0-16位数据线做为一个BUS那能提出T型连接的信号。如果把32个数据线作为一个BUS提取出来的信号就只有连接ram的。是不是哪里设置的问题。