DDR2走线时DQ/DQS/DQM/CLK的走线长度关系??

NIWO99 · 发表于 2012-10-15 21:39

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我理解的是CLK和DQ/DQS/DQM最好一样长,相差不超过100MIL.DQ/DQS/DQM同一组的相差不超过10MIL.不同组相差不超过100MIL。比如DQ0~DQ7/LDQS/LDM为一组.DQ8~DQ15/UDQS/UDM又为一组。这两组线线长是控制在10mil以内好还是控制在100mil好，同一组的是不是控制在10mil就可以了。请高手解答一下.谢谢！！！

wwddss_1976 · 发表于 2012-10-15 22:01

坛子里有我以前发的DDR2布线规则，自己搜搜

rx_78gp02a · 发表于 2012-10-15 23:51

本帖最后由 rx_78gp02a 于 2012-10-15 23:53 编辑

你这样的规则还不如全部做一样长！不同的主芯片对时序有专门的要求，建议看相应芯片的layout guide！比如xilinx对dqs和clk等长要更严格，海思则相对宽松！SPARTAN6对DDR3同样要求DQS和CLK等长，但是博通某些芯片则没有这个要求！

NIWO99 · 发表于 2012-10-16 21:18

这样呀，怪不得找不到一个统一的答案呢。要是做成一样长，是不是什么内存什么件条都可以应负了呢？？

NIWO99 · 发表于 2012-10-16 21:21

要是真的这样的话，那就不用搞的这么麻烦了，除了参考电压，电源线，其它全整成一样长就可以，最多相差个10MIL.

NIWO99 · 发表于 2012-10-16 21:23

wwddss_1976 发表于 2012-10-15 22:01 5 z0 @4 M$ l& A
坛子里有我以前发的DDR2布线规则，自己搜搜

说实话贴子看过不少，要么就写的不全，要么就和别人的不一样，所以让我很晕。

来全 · 发表于 2012-10-16 21:52

新人学习了

黑牛 · 发表于 2012-10-18 12:08

这还是按照IC的规范去做，会好点，我做的话，都是一般做到全部一样长的，但这也未必就是最好的，因为这样可能时序信号快慢，可能会有影响

hcf830716 · 发表于 2012-10-18 16:31

等长不是越严格越好，除非有些数据手册上明确说明了等长关系，否则数据、地址、控制、时钟等所有DDR都做等长的话，会导致DDR部分过度绕线，带来串扰、电磁环境等问题。

NIWO99 · 发表于 2012-10-20 09:18

DDR走线真的是很麻烦。

阿妹 · 发表于 2012-10-20 11:31

要看什么样的DDR，本本上的DDR和一些低速率的的是不一样的，大家都不能一概而论的，这个主要是看用什么芯片，最好找规格书看清，很少有把CLK,ADD,DQ这样一起做等长的，我是专业做本本的，本本上的DDR和其他一些DDR还是有区别的

sunxiyan · 发表于 2012-10-22 09:57

原来是这样啊，学习了。下了好多有关DDR2布线的资料，但是不同的版本有不同的规则，不知道到底哪个是标准，原来不同公司生产的不同DDR芯片的要求是不一样的啊

xiaomaooooooo · 发表于 2015-12-29 15:38

学习中

li262925 · 发表于 2016-1-25 16:52

感觉版主这样做可以满足需要了

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