为什么导入网表出错？

浪里白条

小弟初学cadence，原理图制作好了，生成了网表之后，又制作了PCB封装，导入网表的时候却出错了，如下所示：
  N- f  M& d5 s% s! Z. l& u# k4 M1 d(---------------------------------------------------------------------)
" e' |8 Y) h# L/ R/ ]* n(                                                                     )
(    Netrev Allegro Import Logic                                      )
; D3 D7 f$ S( M2 k' w' o(                                                                     )
$ J% w3 Q3 z  C. R# S(    Drawing          : 10G.brd                                       )
(    Software Version : 16.3p004                                      )
/ H( V* \1 I" U" j4 C9 K! g(    Date/Time        : Tue Jan 03 13:32:03 2012                      )
1 ~/ X5 d. }0 q(                                                                     )
(---------------------------------------------------------------------)
$ p* b7 G# Y6 k: v) K& g; t  L; m
# x6 b$ T( B+ U! j. k" U
5 I% }; ^, l, @* t( G- e+ y& U------ Directives ------

RIPUP_ETCH FALSE;
RIPUP_SYMBOLS ALWAYS;
* S/ T* ~6 X  N& q( WMissing symbol has error FALSE;
# a7 i4 ^3 N. M! HSCHEMATIC_DIRECTORY 'F:/公用盘/电路原理图-20120102';
) }- m7 }5 G# b8 {/ _% C$ @BOARD_DIRECTORY '';
# ?+ A$ X" e* B5 c3 Y) TOLD_BOARD_NAME 'F:/公用盘/封装库/10G.brd';
NEW_BOARD_NAME 'F:/公用盘/封装库/10G.brd';

CmdLine: netrev -$ -i F:/公用盘/电路原理图-20120102 -y 1 F:/公用盘/封装库/#Taaaaaa00560.tmp
: H' O8 }: N9 Q$ L, O
! c- K& e0 d7 N0 u; o------ Preparing to read pst files ------
  o! W2 Y3 \; d* H  G
7 d0 a3 c- X  P* Z1 }
#1   ERROR(24) File not found
     Packager files not found

2 O4 A% M4 e9 e; O3 ~7 ]5 G' L. K3 d#2   ERROR(102) Run stopped because errors were detected

netrev run on Jan 3 13:32:03 2012
/ U% C7 R. ~8 K% S. e$ I8 Q
) k# L) Y' x1 c/ L6 Z   COMPILE 'logic'
7 {& X2 G+ B0 O' z& U6 Y   CHECK_PIN_NAMES OFF
* o. P3 A% J  P2 s   CROSS_REFERENCE OFF
   FEEDBACK OFF
7 O3 w, `) Q) E' R   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
* ~8 T2 ?. r: P* h- C   MERGE_MINIMUM 5
5 k( t/ v. f6 J' A   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
! C2 ]& v8 |$ y   NET_NAME_LENGTH 24
4 \) _5 _1 n0 Y. {5 b2 ]0 w4 n   OVERSIGHTS ON
- q# t- C( Z, I# Y; r: N& V   REPLACE_CHECK OFF
   SINGLE_NODE_NETS ON
2 [8 j4 P3 i6 L1 i9 Q6 H) A   SPLIT_MINIMUM 0
8 R* C; Y! t% R  S7 }   SUPPRESS   20
   WARNINGS ON
4 O; E5 I4 a5 ]5 z
  2 errors detected
& @, z0 O: @0 R" A6 m! O! j/ B No oversight detected
3 ^- `6 _2 a$ n; c# @( h No warning detected
* L7 }; V  X4 V  A! b/ a! l) |
cpu time      0:00:40
# w0 j1 g3 T: r. W9 A, _elapsed time  0:00:00
不知道什么原因，修改了一下封装库的路径什么的也没用。请各位大侠指教一下啊，感激不尽啊！

浪里白条

浪里白条

刚刚修改了一下路径，可以导入网表了，可是导入之后点击PLACE——manually，再选中元件，点击QUICK  VIEW，看不到元件。请问该怎么导入PCB封装库呢？烦请各位大哥大姐不吝赐教！

superlish

1、修改了路径后有没有重新指定路径？
& a( p6 H7 c3 ~& a0 D% h2、最好用英文目录

浪里白条

浪里白条 发表于 2012-1-3 14:24
6 {( ?; Z3 ?$ m$ z5 R刚刚修改了一下路径，可以导入网表了，可是导入之后点击PLACE——manually，再选中元件，点击QUICK  VIEW， ...

修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢？这是为啥啊？是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊？

浪里白条

superlish 发表于 2012-1-3 14:27
3 _5 n. }* A- p8 @/ d  Z# R1、修改了路径后有没有重新指定路径？
. j3 u7 ]4 G) ~, a7 A0 C2、最好用英文目录

修改了之后重新制定了路径，为什么PCB封装跟原理图封装不能对应呢？这是为啥啊？是不是要把原理图里面的芯片的FOOTPRINT这一项设置的跟PCB封装里的一样就行啊？