高工画的MID板，上PCB，上PP,等长有几个疑问？

jijisix

# R6 d. z+ S) ], {
& N6 s4 O3 N" v
) U$ k+ C" I0 _8 vDATA线：D4比D11长90个MIL，很多资料说误差为10MIL左右；
ADDRESS线：A12的一个支路比A11长250，很多资料说误差为100MIL；
1 O, [+ s$ h" ^/ N时钟线比地址线A5网络短大概400，很多资料说时钟线最长；
求各位大侠解释下？
' ~/ @# Q9 O9 e+ m$ z另外数据线之间最大相差多少？
地址线之间每个支路最大相差多少？
$ ^# q" o( ]& n本人喜欢将所有的数据线网络分一个组；本人喜欢将所有的数据线网络分一个组，这样子分对不，你们怎么分的呀 ？
* }2 o# ]: }4 ~6 W& X8 h7 B

lio

神丹快乐，圣诞大礼

lio

能转成ASC格式的吗

jijisix

谢谢，，上ASC,,

jijisix

自己顶下

lio

兄弟还是看不到啊
还是9.2格式的PCB啊，能转成低版本的ASC吗？

teltium

什么资料啊 我来看看啊 呵呵

jijisix

哪位前辈回答下咯···

huangyi54321

jijisix

是呀 我也纳闷 可能关系大不大 高工水平很好

ngclj

等长的长度差不是绝对的，要看你的器件工作在多高的时钟频率下。说的夸张一些，假如你的器件工作频率不怎么高，比如100MHz以下，那就是差个几百mil也不是问题。假如你的器件工作频率高到一定程度，恐怕要比手册推荐的长度差还要严格。

caiyongsheng

你这是DDR2，速率最高也就800MHz，线长差个200mil根本不会出问题，走线走成直角也没有想象的那么严重，可以说就现在的技术或者仪器根本测不出有什么影响。

jimmy

另外数据线之间最大相差多少？
# k  ?0 c: Z; m  t看速率而定,DDR2我们做到+/- 25mil
5 @1 ^6 x5 `0 [2 Y) z- _" \1 ]; }
2 R. q3 u# P4 ]/ [2 e地址线之间每个支路最大相差多少？
+ Y' e; `+ o  _. C$ v6 R" M* L; P- H; W看速率而定,DDR2我们做到+/- 100mil
6 Y( ~) T& p2 I- |1 }6 O
本人喜欢将所有的数据线网络分一个组；本人喜欢将所有的数据线网络分一个组，这样子分对不，你们怎么分的呀 ？
将低位和高位的网据线进行分开,如d0-d7,DQM0,DQS0_N,DQS0_P,每11根设为一个class
  r0 G* g4 [: g5 W! Y& z# b$ G

jijisix

5 u6 }  t% J+ Q4 R谢谢两位前辈，，，

jijisix

jimmy 发表于 2011-12-26 11:38
另外数据线之间最大相差多少？
; [* y8 w2 e( _; f. L$ Y看速率而定,DDR2我们做到+/- 25mil

谢谢各位大侠，低位分成一个类，（d0-d7,DQM0,DQS0_N,DQS0_P），总共四个类，1：这样分有什么意义吗，他们有共同的设计规则吗？你是吧这个类（数据，选通，掩模信号）都定义成等长是吧:2：然后地址和时钟一类，定义成等长？3：那为什么不干脆把数据，数据，选通，掩模信号定义成一个类，干嘛还要分高位低位的呀？