intel的ixp435外挂4片ddr2颗粒

guyun236

我最近刚做了一块pcb板，cpu用intel的ixp435，外挂4个512M的ddr2颗粒，颗粒用的micron的芯片，位宽为16bit，速率400M,时钟200M.cpu接口位宽为32bit，两个cs，两组clk。布局为两两上下重叠放置，data pin 可以直接拉通。pcb走线，因为我的空间较小，第一次做ddr2的布线，所以地址线的远端星形拓扑做的不是很等长，左边的2个芯片和右边的两个芯片相差200～300mil左右。我的规则设置是：data  dm dqs 8位等长，正负50mil的误差，组与组为200mil的误差；地址线和控制线为每个芯片等长，200mil的误差，组与组直接400mil的误差；两组clk等长，误差为10mil，组与组之间50mil的误差。我最不放心的是dqs和clk之间有近1500mil的误差，因为我的clk是与控制线，地址线做等长的。
请教各位兄弟，我这块板子能跑通吗》？请各位兄弟指教

guyun236

哦，好可怜呀，没有人回复

lzming

呵呵，个人认为你的CLK应该和数据线组等长，能不能跑通需要根据时钟频率来计算了，而且还和其它很多因素有关。DDR2布线规则的资料很多，建议你到freescale公司网站看一下MPC85XX的资料文档，里面有一个关于DDR2的布线规则，可能对你比较有参考价值！

guyun236

给大家看一下cpu的ddr2 时序要求：
  Z3 @$ \) Y: a! eSignal Group                                             Absolute Minimum  Length                     Absolute Maximum Length
Control to Clock                                          Clock – 600 ps                                    Clock + 600 ps
Command to Clock                                      Clock – 600 ps                                   Clock + 600 ps
) X! _  l0 B: r0 L3 E; WData to Strobe                                            Strobe – 250 ps                                  Strobe + 250 ps
4 h, D! ?$ X) G( P0 t  E- @$ W( mStrobe to Clock                                           Clock – 475 ps                                    Clock + 875 ps
* [1 c. T; ]8 u1 I, s, C, y
这个是cpu的Hardware Design Guidelines上面说的，我的布线满足以上要求，
但是我没有micron的ddr2硬件设计要求，有个文档但是上面讲的是DIMM的布线，要求相当严格，
1 o8 H* }5 `1 q8 i0 h9 E有哪位兄弟有micron的颗粒设计文档请发给我，小弟万分感激！！！
我的e mail：guyun236@126.com
* X1 S) a- d* Q; |
还有请兄弟们帮我评审一下板子呀，能不能通呀，我心的确实没底！！！

HCJ123

学习一下

routon

micron的ddr2硬件设计要求 到micron网站上去找。

dzwinner

我想问下，你的作品呢？发来给我们学习学习啊！