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发表于 2011-2-23 15:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
7 C* J1 R3 ?2 i9 m& f% Z
      问题是这样的:在导入netlist 到 Allegro中,有一个IC在Placement-->Placement list中有,并且能preview,可就是不能放置在PCB板上,command 窗口显示:Pin numbers do not match between symbol and component. Run dev_check on device file for more information! u5 }1 }/ }7 l
5 f; s* b1 a  |+ M: ~8 T
当将此IC原理图库修改,并与这IC的footprint一致,重新生成netlist 并导入在allegro 中,还是出现同样的问题!: q  N$ D- a) w
) y+ ?9 o% |- q: Y0 o3 S7 r4 p: z/ a9 h
在update 此IC 显示为:SFF2X10'  symbol starting to refresh:
9 v: I- r9 H0 N
9 |: V( V$ I8 h! M     ERROR(SPMHNI-270): 2 pins found in the symbol in the layout, but missing from library symbol. They are:- x# I6 f( _7 G. B1 E9 f+ N* L6 J
            28,27) [/ \+ X' w# r4 ~
     ERROR(SPMHNI-271): 2 pins found in library symbol, but missing from the symbol in the layout. They are:
6 {) Q' B! t0 R" _' @            21,22
3 n$ X2 W2 K% ^. \) ?. Z4 \1 q% I   事实修改 后,上原理图为26引脚,footprint 也是26引脚,怎么才能解决这问题呢?- e8 Y8 h% {+ h4 L# }* l$ G% L
, z1 g/ {" S% l: u1 F) L' @3 a: w( c
  被这问题困扰了两天了,都快崩溃了!: V* \2 i' v" z# s; ~
! B  p2 E0 g' _# V/ A7 V
求教各位仁兄,在此多谢了!+ b, E7 F- E: t2 A
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发表于 2015-7-21 17:57 | 只看该作者
我也遇到了这样的问题,楼主具体是怎么解决的?我所有的PCB封装都是放一个路径里面的,别的都没有问题啊。。。还有我的引脚数原理图中跟PCB库中是一样的

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发表于 2011-2-23 17:29 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 17:30 | 只看该作者
怎么回事,莫名奇妙的扣了2个积分,无语!

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-24 09:20 | 只看该作者
:o上面的帖子很无敌

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发表于 2011-2-24 10:46 | 只看该作者
这明显就是原理图的引脚和PCB封装中的引脚对不上的原因,是不是你做PCB封装时,你的PIN管角数,加的有问题!

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发表于 2011-2-24 13:33 | 只看该作者
通过你的描述,你器件的管脚数是26吧,那么很明显是你原理图库中的管脚多了2个(27和28)。用part developer打开该器件的原理图库(如图),点击pins--->gloable delete,选中27和28,点击确定将这两个管脚删除。最后更新下原理图中的该元件,导出netlist。+ s1 R, u% m1 w% q: k' G  o
这是我的理解。

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发表于 2011-2-24 13:35 | 只看该作者
不好意思,忘了贴图。
; D4 b# }, K- n# B/ ?0 d& t ( A4 e! O- n/ b* t! H
8 k. z6 ~5 r8 z, e) e

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发表于 2011-2-24 13:50 | 只看该作者
修改完了之后重新生成footprint需要的三个文件,并覆盖原始目录下的三个文件*.dra *.psm *.txt

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 楼主| 发表于 2011-2-24 15:05 | 只看该作者
嗯,多谢指点!* D, ?" h7 m# o2 g' N; A
* b) o  N) `/ a$ K6 }: R
这已经解决了,
: J8 g+ t/ U3 X" t- J; e
" t; h1 A( V0 m1 V6 P1 K刚开始正如上面几位仁兄所说的这样操作,但还是出现同样现象,后来就修改了生成netlist的路径,重新导入就可以了!为什么只更换了路径就可以了呢,到现在也没整明白到底是怎么一回事!( }) b% L, _1 ?4 [) W  i
几位兄弟多谢了!

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发表于 2013-4-8 17:38 | 只看该作者
根本就不是原理图与PCB以不上的原为,应该是在导网表前已将该器件放在PCB里,然后再导入,但该封装被修改过,所以才会出这个问题,我觉得这应该算得上是allegro 的一个问题。

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发表于 2013-4-8 22:15 | 只看该作者
yun123789 发表于 2011-2-24 15:05 & Q$ ], E% I5 ^* k
嗯,多谢指点!
% u% a2 m! A' {& q1 V' f5 i0 Y7 S8 I- C6 `3 e$ @
这已经解决了,

: [1 h7 G& M) z* r8 w0 u3 J8 R2 b我以前也遇见过,同样的问题,同样的封装,我的就是报这个错,而用我同事的电脑不会!

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发表于 2013-7-4 10:46 | 只看该作者
我也遇到了,怎么解决呢?我已经重新在另一个文件夹生成网表了.但还是不能导入

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发表于 2013-7-24 11:41 | 只看该作者
建议你查一下path中的aptpath
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