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Intel 6 系列 DDR3 布线 疑问

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发表于 2011-2-10 13:47 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 wan55 于 2011-2-10 13:50 编辑   K3 X) r# j, U( O+ \3 m

2 [7 n3 e3 o6 E小弟最近在看Intel 6系列的 Design Guide,在看到DDR3布线时,看到如下一段文字:请问1和2是什么意思?小弟不才,英语实在差劲 + `/ Z2 q7 c! b$ D) k$ R

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发表于 2011-2-10 16:11 | 只看该作者
本帖最后由 shark4685 于 2011-2-10 16:24 编辑   Y* I& z2 h3 m  w, A) u( v% X& D

4 V$ |/ O2 D% Q首先E1,E2 其实是指信号线进入密集的dimm条底部时的两个区域.必须改变线距,
8 I0 f. `; o0 c+ O$ N8 t1 i, z' L+ z/ A) a0 @! r/ ~( s1 g7 c: `
当以最小的线距4.5mil走线时,
: w- `) [, V3 f3 s2 M6 F& M: m4 j1 o2 T  D3 Z- V
1.如果是3跟线一起走(中间线受到串扰,2个攻击者),三根线的平行间距不能超过100mil.8 Y# C. ?8 `4 h5 q' q4 Y. [

* x' m. |" G; i8 {9 ~" U2.如果是2跟线一起走(受到串扰,1个攻击者),......' y" Z0 A% c$ o; q" y) f% M* `
0 Z' G! U# A7 n$ H( n  P
3.线宽不是目的,目的是要控制好阻抗.' Z( Z2 }. Z4 b8 X. Z$ v0 M5 l% o
- B! N& _( @: T* j
( y0 b' M& Q8 a: `

/ _# [: z% y/ M# ?! Q/ X

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 楼主| 发表于 2011-2-10 16:28 | 只看该作者
谢谢shark4685,懂了
( J, P& C$ ^2 `6 ]不过我想了想,第一条后半段后半段翻译:减小了间距的三根线在此区域总长不宜超过100mil

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 楼主| 发表于 2011-2-10 16:47 | 只看该作者
我又对照原文,感觉不同,一根线最多旁边两根线,为什么一定要这样说呢,我看以前layout在E区没有三根线一块,原注:1是指DDR中的CTRL和CMD信号,2是指DATA。
. I$ w7 u: O: F这个track routing到底是什么意思呢,并且前面还用个must

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发表于 2011-2-11 08:52 | 只看该作者
老外也有废话多的...track routing就是一起走线的意思!

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发表于 2011-2-11 16:42 | 只看该作者
一般DDR走线用内层,它是指从表层拉出来的走线不能大于100MIL?+ Y7 H5 o/ h/ H: V: a4 c
之前设计INTEL他们有这样的要求。
知识在于积累,
经验在于实践.

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 楼主| 发表于 2011-2-12 08:05 | 只看该作者
这个100mil只是指在E1或E2这个区域,并不是表层拉出来的整个线
+ z7 N9 O2 w4 k  W) i* |intel也有说DDR走线可以走表层,关键是参考平面要确定好

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发表于 2011-2-21 09:48 | 只看该作者
学习了

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发表于 2011-2-22 23:41 | 只看该作者
都是牛人啊!
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