Verilog七人表决器 有点小问题该怎么办呢

bikong7

七人表决器的程序如下
9 n& A2 E5 h, t4 I* V4 mmodule voter7(
) c! X- Y* v) T% m7 s# q output  reg pass,
* f4 ]4 `& H& G  input[6:0] vote
+ i6 @9 a3 _  H0 j( {9 [. @) h2 E );
# o! X" z) Q. Q& E4 x8 X5 M) Ainteger i;
reg[2:0] sum;
( ]5 F* U2 k5 C' c$ J initial
6 {: a, |) R8 l" X( [ begin
sum=3'b000;
end
% p8 L7 k. q6 b1 I& d+ N  
4 h6 H# q( L* P* z5 Y& c3 O  always @(vote)
- O  D7 L; {3 E% q( Z2 L    begin
) \  n0 o) q/ X$ T) e) a   
   for(i=0;i<=6;i=i+1)       //for语句
   begin
   if(vote[i]) sum=sum+1;
   end
   if(sum>3)  pass=1'b1;      //若超过4人赞成，则pass=1
7 I: @# g2 B9 `* D   else        pass=1'b0;
     end
+ d( o! a8 u$ Z/ Z7 G; fendmodule
! R- J) P3 b' a  J
1 i9 z2 C- z1 V% ?' L- C

有提示是这样的
( x) N; A/ s" A% y  N9 M+ I2 [Warning (10235): Verilog HDL Always Construct warning at voter7.v(18): variable "sum" is read inside the Always Construct but isn't in the Always Construct's Event Control
! A; Y9 }. k4 }1 B
Warning (10240): Verilog HDL Always Construct warning at voter7.v(13): inferring latch(es) for variable "sum", which holds its previous value in one or more paths through the always construct
6 d) F7 P7 }' L0 ?* X) P
/ G3 \( q) s5 n, z仿真的时候pass信号为未知状态   
怎么办呢？

wycawyc

verilog不是c。HDL的意思是硬件描述语言。请写程序之前想清楚你的硬件结构。

幻色精灵

强
! q& B; r& g, O, S, B这和C在编程上有本质的区别，楼主多多看看吧

bikong7

七人表决器，应该是七个人在不同时间里表决的
. Y+ o/ E; N( U! D' M可是我有个例子是  七个人在同时表决才实现功能
我再看看吧

bikong7

有高见的再发表吧