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本帖最后由 Cadence_CPG_Mkt 于 2018-5-9 12:02 编辑 " [& f) I9 l( V% B
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▍本文描述了Cadence® Sigrity™产品QIR2 的新增功能。
XtractIM 本节介绍Cadence® Sigrity™ 2017 QIR2版本中XtractIM™的新增功能。 2 ]' @) N7 ]0 _5 q
在MCP header中添加了去耦电容引脚 在该版本中，去耦电容的引脚信息被添加到由XtractIM生成的SPICE模型的MCPheader中。 ; S+ z+ X9 j" d, \0 t
添加了新的选项来显示所有网络的阻抗和耦合结果，用于多Die封装设计 在该版本中，EPA模式中增加了一个新选项，用于显示多Die IC封装设计中所有网络的阻抗和耦合系数。 在以前的版本中，每层每次只能显示一个DIE到BGA的阻抗结果。 ! a) H4 B5 O6 g6 p; S$ A
基于引脚的SPICE模型中增加了用于电路节点命名的新选项 在该版本中，添加了一个新的选项Circuit Node Name Format [Component] ! [Net Name] @ [Pin Name] 以提供另一种方法来定义电路节点名称的分隔符号。 选择此选项时，元器件名称和网络名称由！分隔，网络名称和引脚名称由@分隔。 在以前的版本中，基于引脚的SPICE模型中用于电路节点命名规则的分隔符号是下划线(_)。例如，U1_U1-A1。
* L+ K( T# \& P9 ], B: _* R添加新选项用于在RLC报告中显示提取频率 新增加了在表格和图形结果中显示频率的选项，用于以GUI或者report方式查看仿真结果时，显示RLGC提取频率。 每个网络的RLC：' {) u6 E" z/ a( e
RLC表格：
* W; j$ o5 W; R, f添加了新的Tcl命令 模型提取模式中添加了以下新的Tcl命令： 导出耦合项的阈值 优化的带宽
' H# z* _' O! \电路拓扑 提取的频率范围 4 K. A% e- _ P) n: d7 B
* T: Y1 S5 R$ [; `5 j& `
8 k4 {. g9 m K! [2 E$ X: W* R- q/ W! S, [
: q& [' P0 D0 f# H
欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。6 ]7 M, _' ~0 _
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发表于 2018-5-9 11:49
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