一个关于LPDDR3 layout的问题。

zsuhh

在Micron的一篇文档: tn_5202_lpddr3_design_alyout.pdf中提到：A general recommendation is to have the routing pitch be 3X the dielectric height. 这个“dielectric height." 是否到参考面的距离？为什么不是普通的3倍线宽的原则？
6 j7 G  n* y! Z% ~! n

dzkcool

你的理解没错，就是走线层到其参考面的距离。

zsuhh

那为啥不是普通的3倍线宽？还有它的“routing pitch”是指线边距还是指线中心距离？

dzkcool

在如何降低串扰中有一点，走线层距离参考平面越近，串扰越小，如果你理解了这个原理，就会明白了。

michaelw_wang

“routing pitch”是指线边距离

zsuhh

michaelw_wang 发表于 2016-2-13 16:53
“routing pitch”是指线边距离

非常感谢！再问一下，为什么人们常提的3X，是3倍线宽的距离，而不是布线层到参考层的距离？两者之间有啥联系和区别么？
. R' ~# Q  W& l& Y

michaelw_wang

请找一本信号完整性的书查查。呵呵。

我刚发了一个PCB计算工具， 你试试CROSSTALK就知。GOOD LUCK

https://www.eda365.com/thread-117496-1-1.html

65770096

3w
3h

姜灏1

michaelw_wang 发表于 2016-2-14 14:55
* W0 O; Q6 q+ Z9 q" a请找一本信号完整性的书查查。呵呵。
2 u' {6 R  a) Y7 @
# l; T! E+ g! K. a! `* C0 S我刚发了一个PCB计算工具， 你试试CROSSTALK就知。GOOD LUCK

6 O( j: G) k" a' g, Q有没有这个工具的一个使用说明？全英文的看不大懂

michaelw_wang

姜灏1 发表于 2016-2-17 08:49
# i0 z% R. t' w& n* n; b有没有这个工具的一个使用说明？全英文的看不大懂

8 U6 z1 ~. w) Q% t1 f7 y哈哈, 可能现在还没有汉化版.
" w  Q) s7 d3 P, c- |" g
  ^, q8 M% g9 Y至于串扰,  大神 frankie.wang 的这个贴子很全面 :
- ]( s- z3 \2 D5 H" j: @' @https://www.eda365.com/thread-117414-1-1.html

jjmhere

zsuhh 发表于 2016-2-14 09:02
非常感谢！再问一下，为什么人们常提的3X，是3倍线宽的距离，而不是布线层到参考层的距离？两者之间有啥 ...

你说的那3X应该是3W原则，这个文档中提到的是3H原则
) Y- w4 K, C1 m2 a9 i# J' T+ r5 \0 x) T

姜灏1

michaelw_wang 发表于 2016-2-18 02:09
哈哈, 可能现在还没有汉化版.
6 r9 }6 G0 E. k
' j: o  s' j7 q' |, M至于串扰,  大神 frankie.wang 的这个贴子很全面 :

谢谢，学习了
7 K& N  m/ z+ ^; o, x

thinking123456

谢谢，学习了