2M的速率，时钟线与数据线长度差3000mil引起数据丢失

xingzhang

如题，最近布了一块通信单板，其中的E1业务，2.048Mbps，有三组信号的时钟线与数据线长度差了3000mil左右，现在调试时，发现这几路总是丢包。目前还在定位到底是我的PCB走线问题呢（因为是2M信号，速率不高，所以我没有做等长处理），还是FPGA逻辑设计时的时序问题？
    请教：怎么根据传输速率确定数据线与时钟信号的走线误差，也就是在多少误差范围内数据不会出问题？

个人认为，像我的这个2M信号线与时钟线差了3000mil，时延大概也就是1ns左右，而2M的时钟周期远大于1ns，真的是走线不等长引起的数据误码？

dugujian00

2M的速率，没必要等长吧
0 V! K" o3 A. r) y0 t- [3 p& F% f6 t能不能再把速率再降低试下呢，
) S" n+ G6 J2 P% r5 o主要是要看你读、写数据时，你的时钟信号到位没？

sarryfu

原帖由 dugujian00 于 2008-9-28 13:57 发表
2M的速率，没必要等长吧
( o1 N, I: ^( ?能不能再把速率再降低试下呢，
" V1 @+ p1 Z8 a. r! R  k主要是要看你读、写数据时，你的时钟信号到位没？

9 H& c& h# L. W2 cNOD

xingzhang

说来也奇怪，就那三路时钟，数据线相差3000mil左右的有误码和丢包，是很巧合，我现在正在设法验证，如果真是它们引起的话就麻烦了，在FPGA里面处理很难办。
1 e: [9 w9 Z6 N" W3 V3 ~
8 n7 ~  ^9 a9 e" D# V回楼上两位的回复：虽然只有2M，但如果数据，时钟不同步，长期运行时数据也会丢。

, x- b/ T1 o# d/ I3 X' {' l# f0 C以后布PCB一定要吸取教训，时钟与他配合的数据线做等长是没有坏处的...

rjc

时钟与他配合的数据线做等长
; [. c/ S, K8 U有高手说一下这话是什么意思吗？？谢谢

xingzhang

原帖由 rjc 于 2008-9-28 18:43 发表
7 ^5 K& F9 ^4 I+ a1 t/ f2 ?3 o8 d5 E时钟与他配合的数据线做等长
5 C# t9 [7 D, I; ^6 {* O$ q有高手说一下这话是什么意思吗？？谢谢

4 R* r. m* B! k7 _1 C  e6 ~) U
2 |- i6 M! d$ E* u7 n( I数据是按照时钟一拍一拍打出来的，有个对应关系，就这意思

sy_lixiang

吸取教训。。。不过我感觉也未必是没做等长的原因。。。2楼朋友说降一下速度试一下可行。。。

$ a" t+ o% G4 i1 I# `5 G, W. ]! W还有，看一下在什么时间开始丢包，大约也可以算出来吧。。。

ieracll

楼主说的是时钟线长，还是数据线长？

zyunfei

有三组信号的时钟线与数据线长度差了3000mil左右  
看你说的不太明白！
9 X5 O% D8 ?$ ^   要是时钟和数据线差没有什么关系
) Q1 _! R: F! ]2 W; L) M& @1 ^( Y   但是要是并行数据线间相差3000mil就会出问题了！
   不要求严格等长但是不能相差太长，在板子上的延时和你理论上计算的相差很大的
   你可以用si仿真下！
8 r1 W9 J! e  W: C$ g/ H, l6 P* Q& a  
1 o$ Y/ h! p1 ?  丢包是每次都丢还是偶尔丢？
   每次都丢说明你的板子或是你的FPGA时序有问题，偶尔丢说明你的设计中有干扰存在。

gaoshann

你那是什么呀可以差那么多，怎么走的线好有难度呀？

glater

不是很明白的！差3000MIL，很容易出问题的！

Haiou

原帖由 zyunfei 于 2008-9-29 16:45 发表
9 z( S! x4 e7 H( U& U. N+ q' ^/ K$ j有三组信号的时钟线与数据线长度差了3000mil左右  
3 s* P. V2 u2 d7 k看你说的不太明白！
6 `7 ~+ o/ X1 X- d6 K   要是时钟和数据线差没有什么关系
   但是要是并行数据线间相差3000mil就会出问题了！
; j' u, \: I' B  z   不要求严格等长但是不能相差太长，在板子上的 ...

! g$ N" X3 x- v0 ^8 A! C
" P( w# d* K, ^& v& U
分析的不错.

0201140114

还是不是很明白!!郁闷啊!!

hunanwuxi

建议最好用示波器量一下信号
比较一下一般都能看出问题
如果有逻辑分析仪最好

dangelzsp

、、、