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各位好:) E+ F$ S) X' c: v
才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码,在QUARTUS II 9.1进行编译时报10482错误,提示ROM_DATA未定义,不清楚如何排查故障,请指教。多谢!
$ y7 S, B6 ?& t2 H
: ^ y4 d7 C2 b7 ~ R
; K8 @* \, B6 n3 r* ^2 p
D7 v5 z; |3 R. G* i. y* S7 q1 J1 @* y+ Z! l8 x
) t6 ~6 s! [% Y$ R3 E4 @6 ^- p. _7 E. G
' V h. ~* b. E# t b5 D; I, iLIBRARY IEEE; //调用标准库文件; b/ z) C2 ]& h- d+ o: D" ~4 _/ h
USE IEEE.STD_LOGIC_1164.ALL;
1 C- @5 N+ X7 Y% S) }; rUSE IEEE.STD_LOGIC_UNSIGNED.ALL;
. L3 K" `0 z6 T' l: N+ rENTITY sinfsq IS
. e8 b. o8 \5 a1 e* z) ~! f PORT( //端口定义: j) f5 }& l1 }6 Y/ O9 g1 C$ h! @; O8 L
clk : IN STD_LOGIC;( n, h4 N E: c
dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;, [9 d% ^. c3 E+ h
END sinfsq;
- Y* S4 K, R: X" iARCHITECTURE behavior OF sinfsq IS" H" _) `+ F- F- N6 m
COMPONENT sin_rom //声明ROM元件
4 V+ F( y9 N6 _ PORT(
# Y8 o2 d5 l1 S* U) ]) d" n address : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
/ R7 G" A4 |" h* i- k4 R inclock : IN STD_LOGIC;1 Q1 ?- g% l9 O) h" x8 S
q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
7 a3 D" T0 C4 T6 t. NEND COMPONENT;# ]# d! j# H3 C8 {
SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0); ^( G5 V7 B+ [
BEGIN/ z" n" \8 U# }7 I+ V3 |$ d* B, I
PROCESS(clk)9 [/ G; r! [% F8 s4 F8 Q
BEGIN
% t# |- g! A' g+ d IF clk'EVENT AND clk='1' THEN% i$ p2 ^6 `8 U: T
wt<=wt+1;5 c! j7 D5 ?( _2 n4 L* P9 u, E
END IF;
+ C" D. U" D) [9 j END PROCESS;- p- u6 L& J& _5 S2 S
u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout); //例化ROM元件
! z: y5 g9 r: h! g1 xEND behavior;: t P; [1 o/ x# {/ U/ C" `( z% ?
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