DDR2数据线调试问题

hcjyddup · 发表于 2012-9-18 14:46

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最近自己画了一板子，主芯片是DM365，DDR2内存芯片是MT47H64M16BT-37E。首先板子上的其他部分，电源、晶振、串口，网口等都已经正常了。目前调试的时候遇到个不能解决的问题，求大神指点啊！现象如下：
1、数据线低8位能正确读写，高8位不能，在每次断电重启的情况下，高八位的读写结果不同，随机的。
2、地址线是正常的，我是在屏蔽高8位读写结果的情况监测地址线的，全部遍历64M空间都能正常读写。
3、用示波器观察高八位的数据线（在匹配电阻靠近DDR芯片端）上的写信号，数据线上有信号，且与低8位基本一样。
附件为高8位数据信号线上的写信号。

我现在怀疑的原因有两点：
1、DDR2芯片的焊接有问题，可能高8位数据接口相关的电源管脚没有焊接上，BGA封装，苦于没法检查；
2、时序问题，高8位和低8数据线的读写使能DQS信号是独立（分别为DQS1、DQS0），可能是高8位的时序不一致（布线的时候要求是一样的），示波器看DQS1差分信号很微弱，DQS0也是，没有明显的高低电平变化，这个很奇怪。

希望各位大神、有经验的同道帮着看下，给小弟点意见！

szguwang · 发表于 2013-7-21 18:23

看来国内这些什么所的，水平都不行啊，一个板上有4颗ddr3,一个400pin左右的bga主控，全部手工植球再搞到板上，一把破风枪一次焊OK！

eda-chen · 发表于 2012-12-27 00:25

hcjyddup 发表于 2012-11-27 17:13 5 D4 f+ S2 ?: l$ Z Y+ v
嗯，叠层规划确实不好，但是信号频率不是很高DDR2是243MHz的，所以还能正常工作。板子最终的问题是出现在 ...

56所都出来了~~嘿嘿

hcjyddup · 发表于 2012-11-27 17:13

dzwinner 发表于 2012-11-13 10:22 $ D* f; T5 b- q( Z! a) c; }
照你的说法，你的叠层 L2 和L3 都是信号层，你的叠层很有问题！你低8位能跑起来就算万幸了！推荐一个叠层 ...

嗯，叠层规划确实不好，但是信号频率不是很高DDR2是243MHz的，所以还能正常工作。板子最终的问题是出现在CPU的虚焊，在北京某公司，重新焊接过两次都没解决，最后去无锡焊接的，终于好了一块。不过第二版在工艺上确实要改进不少
非常感谢参与讨论哈！

hcjyddup · 发表于 2012-11-27 17:10

问题终于解决了，原来是CPU端焊接问题，后来发现在写的时候DQS1没有对应信号，但是在读的时候DQS1上有对应脉冲，所以判断在CPU端对应管脚有虚焊。换个厂商送去无锡江南所焊接后，两块板子，一块正常了！查了了这么久...问题在这里。不过这个过程也发现了设计中的各种问题，比如层规划，封装制作，布线等问题，学到不好。
非常感谢各位参与讨论哈！

hcjyddup · 发表于 2012-11-27 17:09

slyarmeng 发表于 2012-11-12 10:18 . {+ e `0 e' O
楼主问题解决了吗？没有下文了啊

问题终于解决了，原来是CPU端焊接问题，后来发现在写的时候DQS1没有对应信号，但是在读的时候DQS1上有对应脉冲，所以判断在CPU端对应管脚有虚焊。换个厂商送去无锡江南所焊接后，两块板子，一块正常了！查了了这么久...问题在这里。不过这个过程也发现了设计中的各种问题，比如层规划，封装制作，布线等问题，学到不好。
非常感谢各位参与讨论哈！

dzwinner · 发表于 2012-11-13 10:22

hcjyddup 发表于 2012-10-7 20:08 3 m: M D$ H5 G) ~
1、看规格书我也觉得这个信号参数奇怪，但是对比了一个正常的板子，同样的信号，也是这样的测量结果
" Y! v7 W9 W8 ^) V: r2、 ...

照你的说法，你的叠层 L2 和L3 都是信号层，你的叠层很有问题！你低8位能跑起来就算万幸了！推荐一个叠层，top-GND-SIG1-POW1-POW2-SIG2-GND2-BOTTOM.估计你的板子要重画了！

slyarmeng · 发表于 2012-11-12 10:18

楼主问题解决了吗？没有下文了啊

hcjyddup · 发表于 2012-10-15 23:03

本帖最后由 hcjyddup 于 2012-10-16 15:26 编辑

xyy_zhong 发表于 2012-10-11 12:56 . N+ t1 n0 i+ k
是单DDR吗，我做365的单和双DDR都么的问题。先看看你的电源上电时序，DDRCLK是否正常。上电瞬间数据和地址线 ...

嗯，是单DDR的，您的意思大概是上电时的问题，上电时的信号应该地址线上应该初始化信号吧！我疑问DDR初始化时在仿真器连接的时候产生的，还是上电就开始了...还有我现在的问题是稳定的时候高8位固定的问题，低八位很正常；还有您做过365的DDR，不知道能学习下您的布局布线吗？{:soso_e154:} 截图也行，我第一次做这个，实在缺经验啊！我的邮箱是hechao9988@gmail.com

lanlan5832 · 发表于 2012-10-12 15:16

lanlan5832 · 发表于 2012-10-12 15:03

Good job,thank you very much

xyy_zhong · 发表于 2012-10-11 12:56

是单DDR吗，我做365的单和双DDR都么的问题。先看看你的电源上电时序，DDRCLK是否正常。上电瞬间数据和地址线有没波形。也可以测试下上电瞬间个路电压有没被瞬间拉低现象，各路电源电流是否正常。还有你的复位信号是否正常复位了。

hcjyddup · 发表于 2012-10-9 18:06

tuzhiquan 发表于 2012-10-9 12:12
, [. Q9 R2 J& Z- V9 |; h! {8 s3 s8 Q5和6层会不会有于扰，第二层搞成地会不会好些？
|- ?& @6 Q" u+ v这个层叠结构怎么样？TOP GND S3 GND S5 GND S7 POWER OR ...

第五层用作电源层是信号布线实在布不开了，改层上面的信号都是一些电源，低频信号，且布线较少。第二层用作电源不知道影响有多大？

tuzhiquan · 发表于 2012-10-9 12:12

5和6层会不会有于扰，第二层搞成地会不会好些？
这个层叠结构怎么样？TOP GND S3 GND S5 GND S7 POWER OR TOP GND S3 GND S5 GND POWER S7

hcjyddup · 发表于 2012-10-8 21:32

tuzhiquan 发表于 2012-10-8 17:00 * c6 s, I$ T4 k5 m
第一层是IC的话，第二层应当是地，第三层是信号，第四层最好别走DDR的线，如果走不下也只能走地址线，不能走 ...

我的层级结构是信号（top)，电源，信号，地，信号，信号，地，信号(button），ic在top层，ddr数据线都在top或button层,只有几根地址线在中间信号层

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