BUS仿真问题

qaf98

今天在DDR3BUS仿真遇到一个问题：
, h0 H( ?1 A# l# ?8 A( d( Q1：DQS和data时序分析。设定如下
: _* ]" E! V3 I7 j* R# B

0 z$ u6 y3 [& A; z/ x' U: }. N2：仿真后结果如下，read可以出结果，但write操作时无结果。

2 h# E. H3 Y1 x6 Z2 J. z8 U
我看了下，我觉得应该是MODEL选择的问题。感觉很奇怪。
奇怪的地方是。U3是cpu  model选择DIFF信号WRITE时，给定了DRIVE ,RECEIVE..  ,,
& J  Z2 C: }! W. J' |; r但READ模式，没有给定DRIVE ,RECEIVE。
但仿真的结果反而是read可以出结果，但write操作时无结果。
晕了

qaf98

Driver 驱动端模型
0 K- O* W7 K" S) j' p( z5 {0 _7 LACTIVE RECEIVER  工作状态的RAM
; c. J4 T/ Z3 J$ g7 Nstandby receriver    非工作状态的RAM。（本例子就点到点拓扑，所以这项没有用）   
) ^% y2 W; V3 X0 x& ?对data来说： U3写和读 U16时，  2,3行的模型交叉选择就OK。
但问题是 DQS写给了模型，但是读的时候，也该给个选项我来指定模型啊，可惜没有。
请大家给点意见