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使用 UE16 GREEN 版本的时候出现无法高亮VERILOG关键字体的问题,头疼了一早上
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- c! h, t' Z" F1 F9 Y+ ]最后本着自己动手丰衣足食的观念,解决了8 H3 K& h4 |0 x8 k! A/ R
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发个帖子,希望大家以后不要走弯路。2 \' U/ q( l5 m3 |: O
, s I# C5 j, l5 K2 m
UltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、ASCII码,可以取代记事本,内建英文单字检查、C++ 及 VB指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器,但它并不直接支持HDL。
9 g: e8 O/ N$ F( O! {9 u 在网上查了资料后,自定义了一个Verilog的环境,现在心得总结如下:
3 [- F9 u5 B! q/ W* A! O 1:下载Verilog的语法高亮文件。 v# s8 J* g) f/ H: ~& b
即可支持相应的语言编辑,关键字将用不同色彩标出。) K( n& a; C) t4 G0 Y7 P- u( W
可以到官方网站去下载,包括上百种语法文件,我想应该都能满足大家的需要吧!6 I% _8 L. p. [! E( V3 q+ @
http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles8 P% | j4 z" P0 s* K% w/ b: W$ m; S
2:将下载的文件打开存放在WORDFILE 目录下面,这是发现无法添加成功,对比下载的文件和已有的.uew文件,发现时表头 不一样,将下载的表头修改成“/L20"VERILOG" C_LANG”,然后在高级--配置--语法着色上选择相应的语言就可以了0 W$ r/ C- _# ]& Z$ k4 h, V5 G% p
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3:加入折叠功能
+ k; U! i# m5 J+ s3 |0 S6 ]4 P) f 由于Verilog HDL的块一般是以begin和end作为开始和结束的标记,其作用相当于C语言的
4 g- X; B+ A5 F; d1 F3 { 大括号。在wordfile.txt的对应语言中添加进如下代码即可:, [; X: A c7 p8 Q
/Open Fold Strings = "begin""case"
5 y2 x9 D' R9 z s! ?+ g9 T2 w /Close Fold Strings = "end""endcase"
; R, Y- [5 U$ v( i/ M# h. o9 l! l 这里除了begin和end可以进行折叠外,另外一对case和endcase同样可以完成折叠,同样的
* p" b2 L: x" n6 c5 Y 方法可以添加你需要的折叠标志。
9 y( j0 v& N- W2 ]# P9 z6 B 4:加入自动缩进功能
; O8 _7 d# s; D2 R0 U 同样在wordfile.txt中,有控制自动缩进的语法。所谓自动缩进就是指,输入begin回车,下一行自动加一个tab;输入end,下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如:
( R. P$ h, `0 N, H3 A /Indent Strings = "begin""case""fork" "if" "else"/ [7 ~8 c1 H3 G" C
/Unindent Strings = "end""endcase""join" "else" I; V+ i0 A! q& U8 ^" c
5: 还可以加入其它一些自定义功能,如函数调用功能,大家可以自己摸索。7 `/ R3 V) O* l6 ]
方便大家,做了个压缩包供大家下载。8 u& E9 [5 i3 f1 x) [ V: C
6 F7 P! E- l2 I3 V: T5 C( b包中
( P1 L1 e M D2 }* o( m verilog.uew |
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