EDA365电子工程师网
标题:
请教DDR布线中 串联终端电阻摆放位置的问题
[打印本页]
作者:
cangcang2
时间:
2012-3-14 11:31
标题:
请教DDR布线中 串联终端电阻摆放位置的问题
最近在学习看了很多资料，对于DDR串联终端电阻的摆放位置有疑惑，
; G7 i% q) k" j" V
y, U- J* h+ _, n0 `& M8 A) k# Y; i' _
首先，地址线、控制线、CLK/CLK#是靠近处理器端，这些没太多疑问。
0 H( }" z# q5 H8 T
% A3 n$ o, H! R
但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。
1 U/ w0 ^$ g5 j. V/ R- R! Y- B
- c0 K! N; Z' N3 F: p
版本1：数据线的串联电阻尽量放置在CPU与DDR之间，而DQM与DQS对CPU来说为输出信号，因此尽可能靠近CPU摆放，达不到的情况下也要与数据信号的串联电阻要求一致。
' \/ r0 t5 K! v7 N' o
* p- C0 [/ N# K5 o5 S
版本2：对于DQS和DQ类信号的走线，串联电阻在近DDR端，DDR_DQM信号例外，它的串联电阻在近CPU端。
9 F5 y0 G. [/ z, O( h3 k
9 F- J1 A7 N/ `' D$ o; D' N
由以上两个版本看，数据线的串联电阻都不靠近CPU，DQM由于是低速信号，串联电阻靠近那边问题也不大，而对于DQS串联电阻的说法却完全相反。
1 j" _( g: L! z+ x' g
个人感觉对于DQS的说法，版本1更可信些。
0 e, j( b# A( J
- X7 r6 V1 B9 X
我的理解：数据线属于双向的，DDR和CPU都是源端，所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。
& D. Y) L0 _1 M8 p* M2 W
例如，CPU的数据IO输出阻抗是48ohm，DDR2的IO输出阻抗为17ohm，传输线阻抗为50ohm。
, {8 K1 J" M* L* Q/ ~" z* @
那么当CPU进行写操作时：信号到达接收端后由于输入阻抗很大，反射回源端，由于源端阻抗与传输线阻抗相差很小，所以反射回来的信号被源端吸收不会发生二次反射。
% a2 K9 I; q) K0 Z( L) _
当CPU进行读操作时：信号从DDR传输到CPU端，同样由于阻抗不匹配，信号反射一部分回到DDR端，由于DDR输出阻抗为17ohm，与传输线阻抗相差很大，因此信号会发生二次反射。
( O( ~% i( N( T# l
源端的串联电阻对第一次反射并不起作用，但可消除第二次反射。所以该情况下，串联电阻应该靠近DDR端（即靠近与传输线阻抗相差较大的一端）
' n C$ x7 g) Q5 N0 F
! `% \$ `# W' L1 W
想问问大家是否还有其他理解的版本 ;)
作者:
James‘
时间:
2012-4-27 13:28
求解释……
作者:
procomm1722
时间:
2012-4-29 14:45
擺法不一定 , DDR 是雙向做read/Write 作業, RAM 和 Memary Controller 的 R/W 模式下的阻抗是不一樣的 , 因此您看到的些經驗條件不見的合用.
* H3 j( V* z3 B( x0 r9 I6 d
您要做過 SI 模擬後, 再來決定哪個狀況較差 , 再依差的狀況來做調整擺放.
# I) M( A- n* s+ p* ?# b0 |
欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)
Powered by Discuz! X3.2