这段verilog代码是不是有问题啊，仿真波形错误啊？

mengzhuhao · 发表于 2007-11-21 20:45

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x

是一个关于流水线方式实现的8位全加器
从书上抄的一个例子：
module pipeline(cout,sum,ina,inb,cin,clk);

output [7:0] sum;
output cout;
input [7:0] ina;
input [7:0] inb;
input cin,clk;
reg [7:0] tempa,tempb,sum;
reg tempci,firstco,secondco,thirdco,cout;
reg [1:0] firsts,thirda,thirdb;
reg [3:0] seconda;
reg [3:0] secondb;
reg [3:0] seconds;
reg [5:0] firsta,firstb,thirds;

always @(posedge clk)
      begin
         tempa=ina;
         tempb=inb;
         tempci=cin;
      end

always @(posedge clk)
      begin
         {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci;
         firsta=tempa[7:2];
         firstb=tempb[7:2];
      end

always @(posedge clk)
      begin
         {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};
         seconda=firsta[5:2];
         secondb=firstb[5:2];
      end

always @(posedge clk)
      begin
         {thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};
         thirda=seconda[3:2];
         thirdb=secondb[3:2];
      end

always @(posedge clk)
      begin
         {cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds};
      end

endmodule
自己写了一个激励文件：
`timescale 10ns / 1ns
module pipeline_tb;

//Internal signals declarations:
wire cout;
wire [7:0]sum;
reg [7:0]ina;
reg [7:0]inb;
reg cin;
reg clk;
parameter dely=10;

// Unit Under Test port map
pipeline UUT (
      .cout(cout),
      .sum(sum),
      .ina(ina),
      .inb(inb),
      .cin(cin),
      .clk(clk));

always #(dely/2)clk=~clk;

initial
      begin
         clk=0;
         cin=0;
         ina=8'b0;
         inb=8'b0;
         #(dely*1000) $finish;
      end

always #(10*dely) cin=$random;

always #(10*dely) ina=$random;

always #(10*dely) inb=$random;

initial
      $monitor($realtime,,"ps %h %h %h %h %h %h ",cout,sum,ina,inb,cin,clk);
endmodule
但是仿真出来的波形明显不对啊

langhuamin · 发表于 2007-11-26 10:43

嗯好的,有机会会多去看看的.呵呵

mengzhuhao · 发表于 2007-11-25 21:52

原帖由 langhuamin 于 2007-11-24 22:09 发表 & E' l" W+ } f. k4 ^

O& B: h# ?1 u: ^2 Y5 @; }" Q: p: b M, F

5 \. u( M. b, v: ^呵呵，这个我倒没考虑过

你可以参看一些教程里面的综合结果实例对比

代码不同效率不一样虽然结果相同

langhuamin · 发表于 2007-11-24 22:09

原帖由 mengzhuhao 于 2007-11-24 21:22 发表 . s5 Z! B4 K6 b& S

! K. T0 c) Q& l0 P# Z虽然没错
* y' J2 Y6 G) X- K' b这样的代码综合出来比流水线效率低5 S9 x; V' f( \# N" f8 u
综合出来用的器件也多哈
8 A) b& ~- H' q0 a# s& f呵呵

呵呵，这个我倒没考虑过

langhuamin · 发表于 2007-11-24 22:05

原帖由 mengzhuhao 于 2007-11-24 21:25 发表
- r4 Q7 }* L  ^0 a. X
8 E/ e  C- L+ k3 B3 t' R这个问题我也注意到了. S3 B1 `  k* o& x
但问题在于为何第一也是这样的效果为何就有进位变化
1 W' W9 o4 B0 K9 J$ K5 b. G# E而只有后面的两个有错误？' [/ \0 p9 W. d

0 o6 p' d8 h( y不知道是否与verilog语言本事有关系？/ f9 Z- E5 \, j* S; C9 c$ k3 X6 E

! x/ O8 v8 |. i) O& O6 S  w- D我自己试了试
5 N9 h6 O' b$ G1 X' a如何在加之前先把2位的值赋值给一个3位的值2 ^% K3 A. E3 ?+ G" h- S4 V: V
这样 ...

也可以说是verilog本身的原因吧，
因为这里{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}
并不是将右边计算完后得出的数据直接放入{thirdco,thirds}中的，
这里{}＝{};在次序上是先将里面的算完得出运算结果(这时已经确定位数)，然后再把结果作＝处理。分两步进行。
本质上与second[2:0]＝seconda[1:0]+secondb[1:0]+secondco；不一样。
一开始我也想到“在加之前先把2位的值赋值给一个3位的值”，这个方法和我说的那个原理类似。PCB

mengzhuhao · 发表于 2007-11-24 21:25

原帖由 langhuamin 于 2007-11-23 12:28 发表 ( y" J- D! M7 l, ]8 s
据猜测，程序可能有问题。
& Z% F) I8 R4 @4 Z  F" S{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds}CB! [6 s+ U" M# T( g0 r5 a

; |8 `( f6 U& _; {* T& H6 g2 B
  c$ Q1 x: _% ]( o其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，
! P( F5 W+ p7 r/ A% c
) e! ^8 X  |0 j2 _导致最高进位出现问题 ...

这个问题我也注意到了
但问题在于为何第一也是这样的效果为何就有进位变化
而只有后面的两个有错误？

不知道是否与verilog语言本事有关系？

我自己试了试
如何在加之前先把2位的值赋值给一个3位的值
这样就能保证赋值间的位数一样
这样进位的值就不会丢失了

mengzhuhao · 发表于 2007-11-24 21:22

原帖由 langhuamin 于 2007-11-24 11:54 发表
* h! |4 a; @0 K# c  A* S& j0 q- U. Y回去试了一下，确实如此。
6 f6 v- B( ~/ ]而且程序段可以作以下简化：
% v9 G1 u& a' m) X" R' `4 i0 T1 M; k  n8 c& \3 T/ Q* D5 O
. n2 T! D8 @1 n$ X# [0 {* h( R
reg [8:0]ins;
! d" k, D9 k' S8 Q* B; [) B3 I0 l7 V; z
always @(posedge clk)
- Q* p2 j. ?, x+ b- W8 l: A0 }4 J2 m  begin# D- _# i+ H. b; x5 ^
   tempa

虽然没错
这样的代码综合出来比流水线效率低
综合出来用的器件也多哈
呵呵

langhuamin · 发表于 2007-11-24 11:54

回去试了一下，确实如此。
而且程序段可以作以下简化：

reg [8:0]ins;

always @(posedge clk)
  begin
   tempa<=ina;
   tempb<=inb;
   tempci<=cin;
end
always @(posedge clk)
begin
   ins=tempa+tempb+tempc;
   {cout,sum}={ins};
end

langhuamin · 发表于 2007-11-23 12:28

据猜测，程序可能有问题。
{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};PCB

其中，{seconda[1:0]+secondb[1:0]+secondco,seconds}是6位，{thirdco,thirds}是7位，

导致最高进位出现问题。

此属推断，待验证。。。

可以尝试先将second[2:0]＝seconda[1:0]+secondb[1:0]+secondco;

再{thirdco,thirds}={second[2:0],seconds};

不过我这边现在没装这个工具软件。。。

[ 本帖最后由 langhuamin 于 2007-11-23 18:40 编辑 ]

mengzhuhao · 发表于 2007-11-23 08:58

原帖由 langhuamin 于 2007-11-22 13:28 发表 " h3 R" D2 T& a2 h) A, b9 w
就是中间那组数据有一位算错了。估计是连续进位的问题。

问题是，为何第一个进位正确，而后面的两个进位就错误了？这属于什么问题？

langhuamin · 发表于 2007-11-22 13:28

就是中间那组数据有一位算错了。估计是连续进位的问题。

[ 本帖最后由 langhuamin 于 2007-11-23 08:31 编辑 ]

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这段verilog代码是不是有问题啊，仿真波形错误啊？

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