8层板，这样的参数阻抗控制如何实现？

yangshuai

发到工厂，工厂说实现不了，觉得奇怪。

八层板：
层叠结构：TOP布线--L2电源--L3地--L4布线--L5布线--L6地--L7电源--BOTTOM布线
) g4 ^3 U5 Y- Q8 R2 Q. E2 d
: K! R6 z- S' S. y3 X: c! d阻抗控制要求：
6 G$ U/ [1 C9 F4 p6 ^TOP:4.5mil线宽/8mil线距，单端50差分100
. r. w6 b4 Z. g9 iL4: 4mil线宽/8mil线距，单端50差分100
L5:4mil线宽/8mil线距，单端50差分100
! ^1 `8 N  v( TBOTTOM:4.5mil线宽/8mil线距，单端50差分100
: t$ E* d- }! f& D# N! x3 J
层叠说明：
8 ?0 E$ [* ~' qL3和L6为地层，目的是为L4和L5层做好屏蔽和参考。设计的初衷是L4层和L5层之间间距很大，保证L4和L5上的信号互相不会干扰。
; W- U0 ^5 w+ _6 P
请问这样的层叠结构是否可以实现上述阻抗控制要求。
) O  V0 m0 B9 {8 h9 r+ N9 E; A
谢谢大侠们。

yangshuai

liqianzan 发表于 2011-10-14 16:57
制版商会提供叠层和阻抗说明，层厚，铜厚和涂层厚度，像5楼的那种表格，然后自己也可以找软件算一下，核对一 ...

( L/ R  s( s# K0 m谢谢提醒，shape to thu pin和shape to thru via已经设置为10mil~

yangshuai

liqianzan 发表于 2011-10-14 16:57
7 m* j+ ]! B2 k# Y2 h制版商会提供叠层和阻抗说明，层厚，铜厚和涂层厚度，像5楼的那种表格，然后自己也可以找软件算一下，核对一 ...

7 Q) ]& c% E, X8 \' w" @2 p7 r可否告知原理，谢谢？

wzh314

好帖

liqianzan

制版商会提供叠层和阻抗说明，层厚，铜厚和涂层厚度，像5楼的那种表格，然后自己也可以找软件算一下，核对一下，对不上的可以问厂家。出正片你记得设置好shape to pad和shape to via的距离。

yangshuai

dsws 发表于 2011-10-11 08:31
那个参考叠层的信号层都有完整的GND相邻，电源层不夸特别重要或高速的信号，还是不错的。

0.8mm焊盘改为16mil-8mil，顶层线宽设计为5mil，顶层阻抗54欧，基本满足要求了~

dsws

yangshuai 发表于 2011-10-10 20:03
多谢各位，就是电源比较多，两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改，倒是可以放开差分 ...

那个参考叠层的信号层都有完整的GND相邻，电源层不夸特别重要或高速的信号，还是不错的。

rx_78gp02a

yangshuai 发表于 2011-10-10 23:04
$ t4 c/ I* `6 j; Y先抱怨一句：论坛太慢了，比上国外网站还慢，晕。

3 F9 O$ k3 r2 Y正题~

- W: Q, \9 X) H# h: K& r6 I花环盘和隔离焊盘不影响正片的

yangshuai

yangshuai 发表于 2011-10-10 20:09
这里继续请教另外一个问题：我所有层都是positive的，今天产生gerber之后发现via全部和所有电源层连接一起短 ...

先抱怨一句：论坛太慢了，比上国外网站还慢，晕。

正题~
这个问题解决了，重现编辑了一下过孔然后更新就行了。因为全是positive，删除了过孔的thermal和antipad。不知道是不是因为他们的影响，不过总算正常了。
0 ~3 {4 p! s; F0 h% W
, |8 c( e0 n% u* F会楼上两位，gerber生成不抱错，gerber参数是正确的。

chengang0103

yangshuai 发表于 2011-10-10 20:09
+ Y/ g  b/ I9 z这里继续请教另外一个问题：我所有层都是positive的，今天产生gerber之后发现via全部和所有电源层连接一起短 ...

1：避了铜皮没
2：gerber参数可能不对。

rx_78gp02a

0 F# X( E/ F. W3 ?& z

yangshuai 发表于 2011-10-10 20:09
这里继续请教另外一个问题：我所有层都是positive的，今天产生gerber之后发现via全部和所有电源层连接一起短 ...

这个没遇到过，怪异，出gerber报错否？

yangshuai

这里继续请教另外一个问题：我所有层都是positive的，今天产生gerber之后发现via全部和所有电源层连接一起短路了，回cadence观察同样是连接到了一起，悲剧的是修改space约束thru via to shape一点也不起作用，请问这会是什么原因呢？

yangshuai

多谢各位，就是电源比较多，两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改，倒是可以放开差分线距，这样的话应该可以实现吧？

$ {: K6 q: m1 @# H回5楼，主要因为电源分割严重，而4和5是主要布线层，所以这样考虑叠层的。

coldhearted

用SI9000，但不同的厂家参数会不同，这个需要跟厂家沟通，他们都会有相关的技术文档的。

dsws

关于叠层设计：
$ l, V+ ]8 y, r6 i# N, w  a个人觉得是 层数 和 板厚 来决定 线宽 和 间距，不是规定线宽和间距来考虑叠层。