如何进行阻抗控制？

coyoo

系统设计中有多块电路板，当然还有背板。
比如A+B+C三块板子，其中B为背板，A和C是两块子板；A有两组信号要传到C板，一组信号通过背板到C，另外一组是通过Cable到C。
假如这3块板分由3个个人设计，分别对这2组要传输的信号都进行了很好的阻抗控制，选择的连接器以及cable也都与匹配的电阻一致。
我的问题是根据阻抗匹配原理是源阻抗等于负载阻抗，那么上述例子中经过了多级传导如何到达阻抗匹配的要求呢？
% j8 ]% T' h4 D6 x! h% }$ F

coyoo

那么请问在接收端下拉51k电阻的目的是什么呢？工厂的解释是为了避免LVTTL的反射

shg_zhou

阻抗控制是让走线的特性阻抗和源端输出阻抗去匹配。一般如cmos电路输出阻抗有10多欧姆或者20多欧姆，所以如果是28欧姆输出阻抗，加上22欧姆的串联电阻，整体输出阻抗和走线阻抗匹配，达到匹配效果，信号质量好。

shg_zhou

更正，接收端阻抗看成是无穷大，一般是M级别的

sunlin0112

同意楼上，我觉得如果三块板都是50欧那个整个线路就是50欧

cccccc32

特性阻抗跟信号线上串联和并联电阻根本不是一回事，特性阻抗时保证整个路径上阻抗值保持不变，信号在传输过程中不发生反射；

coyoo

阻抗匹配以后是不是一定要增加信号源驱动一倍？

hgzty

信号分叉的情况建议看看ddr的走线规则就能理解了。

急行军

这里的阻抗不是电阻啊，是信号瞬时受到的阻抗，当然不适用串并联公式，分叉？看你整个信号网络多长，信号速度多高了，不过尽量把分叉线搞短点。。

coyoo

袁荣盛 发表于 2011-6-16 19:30
' P8 q/ @( U! G/ D5 }. B回复 coyoo 的帖子
9 L% r$ S5 B3 a2 t* `7 I( t$ a
说得太复杂

3 ^1 M( Y% N4 W+ q# G; _hello！

1、为什么不合适呢？能解释一下吗？

2、还有一种情况是当一个信号面临多次，比如2次分叉时，又该如何处理呢？

3、还有一个问题是在进行匹配的时候我看到有一种匹配会要求驱动功率增加，也就是说从源到目的地，信号幅度只剩下一半了？
$ v2 `5 x/ w$ P# k8 ]

袁荣盛

回复 coyoo 的帖子

说得太复杂
$ E. P$ Y- |! N( `! U比如点对点的，不管通过多少通道
2 v1 Q- l" e' H& @% Q只要整个通道的阻抗连续，包括各个节点的阻抗
! P& \6 ^5 @( S2 \那么通道上就不会有反射存在
6 v9 d1 H$ M; [你后面的那个并联阻抗计算的公式用在这里不合适
# s8 W& T% K) d. p

qiangqssong

也想了解！！！

本无名

显然是错的

coyoo

rubbishman 发表于 2011-6-16 17:10
6 J- `+ j1 u- R( \8 z) j8 R$ l是这样的嘛？求解

应该不是，我正在恶补基础知识，等待大牛！

rubbishman

是这样的嘛？求解