螺丝孔周边的上下两个层的shape为什么打过孔老有DRC

teky

一直没想明白，有个问题问大家。
我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" C  R0 ~% N$ \! h, B3 @显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
7 x0 C* K) x0 }: O, c 也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
假设我把下面几个shape变成动态，它就自动把via避开了，
我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
" b' \4 M3 j0 f. b( Z我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

superlish

有些DRC是可以接受的

superlish

原帖由 teky 于 2008-5-19 21:44 发表
4 V( S6 ]( _9 L  K2 rDRC：Shape to Thru Via Spacing
4 E2 u) b- r  R+ ^# E其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
4 f& H( F' m/ x所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

( O# g' ]/ @- U
那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC

貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC
- z- G4 I, A) j- W+ S. @0 V
相当于你在走线途中打孔,孔就和线一样了     ,
2 f5 g" n. o) [5 O7 ]
& G% x5 H5 W/ Y现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,

! Z* P% o- n* ]! Q只不过是没有把线拉出来而已.

你在BOTTOM 打孔 ,看下TOP 有没有DRC?

teky

DRC：Shape to Thru Via Spacing
; F9 \5 C" N0 x其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
( g2 h4 k2 x" d1 X, g- B' F所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

superlish

原帖由 teky 于 2008-5-19 21:04 发表
) X+ |2 i! y* @) P- v一直没想明白，有个问题问大家。
9 R" `  g. L& U- E我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
" H2 A; [1 O4 f- M, E7 L2 T) }显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

首先看DRC是报的什么错误？？

' x' B/ s, S) {$ q9 i7 p也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  

6 F6 Y/ x& Y; I, S+ M2 |; Y, thttps://www.eda365.com/thread-485-1-4.html