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Intel 6 系列 DDR3 布线 疑问

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发表于 2011-2-10 13:47 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 wan55 于 2011-2-10 13:50 编辑
  U' A* o2 s" V: p6 n  y! Z
7 }" M) r" ]" M% t  Y小弟最近在看Intel 6系列的 Design Guide,在看到DDR3布线时,看到如下一段文字:请问1和2是什么意思?小弟不才,英语实在差劲
- z0 R. s/ N6 ]! C. M/ {7 x

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发表于 2011-2-22 23:41 | 只看该作者
都是牛人啊!

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发表于 2011-2-21 09:48 | 只看该作者
学习了

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 楼主| 发表于 2011-2-12 08:05 | 只看该作者
这个100mil只是指在E1或E2这个区域,并不是表层拉出来的整个线2 [( S- ]% t# a# n5 x- H
intel也有说DDR走线可以走表层,关键是参考平面要确定好

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发表于 2011-2-11 16:42 | 只看该作者
一般DDR走线用内层,它是指从表层拉出来的走线不能大于100MIL?( r0 @" F1 N- t9 H: j1 n
之前设计INTEL他们有这样的要求。
知识在于积累,
经验在于实践.

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发表于 2011-2-11 08:52 | 只看该作者
老外也有废话多的...track routing就是一起走线的意思!

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 楼主| 发表于 2011-2-10 16:47 | 只看该作者
我又对照原文,感觉不同,一根线最多旁边两根线,为什么一定要这样说呢,我看以前layout在E区没有三根线一块,原注:1是指DDR中的CTRL和CMD信号,2是指DATA。" H1 Z- r3 d& F7 K+ j# l
这个track routing到底是什么意思呢,并且前面还用个must

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 楼主| 发表于 2011-2-10 16:28 | 只看该作者
谢谢shark4685,懂了
( O* [% @" M7 i不过我想了想,第一条后半段后半段翻译:减小了间距的三根线在此区域总长不宜超过100mil

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发表于 2011-2-10 16:11 | 只看该作者
本帖最后由 shark4685 于 2011-2-10 16:24 编辑
& r3 @  Y; t. F2 Z2 Z- ^1 i" u. j/ y9 {/ P, ?
首先E1,E2 其实是指信号线进入密集的dimm条底部时的两个区域.必须改变线距,# Z# n9 e' N, T. E" P0 f' ?
3 M9 B1 O# G  y% K' e1 P9 B+ h
当以最小的线距4.5mil走线时," i; w3 t0 U9 ?1 @  P2 C  s

) s# Y' Q2 B. L# Q# n+ T1.如果是3跟线一起走(中间线受到串扰,2个攻击者),三根线的平行间距不能超过100mil.  ^5 E1 F5 j* H# a
1 ]  Z% M; v1 o2 x
2.如果是2跟线一起走(受到串扰,1个攻击者),......' h& E0 d) ?! `

( V# x; Y7 J9 {: q3.线宽不是目的,目的是要控制好阻抗.
! d( ^2 `3 v  S2 {" k0 {' d- g
$ e# t" W& K$ E9 I  a3 F9 G9 E: z1 L/ f9 @+ s3 E  T7 q; x. `
5 q/ {" l* S7 h$ R7 }5 {% n
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