时钟线 走表层 还是走内层？

mikle517

RT~  我碰到的情况 一般都是走表层  但有的情况下 特别说明要走内层。。 这是什么原因？ 和什么因素有关? 求解~

mikle517

回复 18# cwfang

, i. D/ {! {. C& Y# G$ [" M3 b% l
2 f/ i6 f- f# ?" k4 \9 E; N/ a$ _    还没做过仿真呢，一直想学 不知道怎么开始 呵呵

cwfang

回复 16# mikle517

! a1 R0 c1 m3 k$ M; B( |& X
    其实要想知道走哪层效果好，仿真一看便知道啦

joshuafu

如果距离较短，走表层也无妨，长的话最好还是打过孔走带状线

mikle517

一般的晶振都是贴片的吧？ 走表层的话 就省掉via了，不知道via对时钟的影响大不大

cwfang

回复 14# joshuafu

# u; h+ ^4 h) G) W. g
0 v2 Q1 Z$ [' @! f4 {6 ]# O0 d+ [    单端时钟如果走线短的话，走表层应该没什么问题吧！差分时钟对抗干扰和控制emi还是比较好的，走表层应该问题不大，第二层必须是平面层

joshuafu

其实简单用信号摆幅来判断可能不太科学，更准确的应该是上升时间等，因为辐射只有在信号转换过程中才会发生。但如果你无法查到所用时钟信号的tr\tf时，就只能用所用信号的类型大致判断了，比如有的PECL信号，可能在1V以上，就需要考虑一下是否可走表层，是否远离周围的其他信号线。我的理解是，单线时钟尽量不在表层，差分时钟一般是可以的，但不是最优设计。而且所有时钟要尽量远离板边，特别是表层时钟。

cwfang

我只知道lvds摆幅为350mv，算低摆幅的。其他的还不知道，要请教joshuafu

mikle517

回复 11# cwfang
+ O4 T5 w0 B0 T# @  B) l9 w
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2 \; [! g" H& R' a    那电压幅值多大 才算是摆幅大呢？ 一般是多少？

cwfang

回复 9# mikle517
0 m" ]* J& \5 d2 M6 ?" d- f
0 m6 r5 E' h' P+ M3 J/ k5 o: v
6 q; z+ Q8 d: Q& p2 J0 B4 T    摆幅就是电压的幅值

mikle517

回复 8# fancywoods


& E; r  o, i, j# W- E& z    表层走 SI 怎么会好呢？ 只有一层参考地啊

mikle517

回复 7# joshuafu

% _+ c6 i+ ~- z( [& Z, O- U
    信号摆幅高，是指频率高吗？？

fancywoods

走表层对SI会好一点，内层对EMI会好一点啦    其实很多时候  EMI和SI的相应对策 是互相冲突的

joshuafu

差分不走板边，信号摆幅较高的不走表层

mikle517

回复 5# joshuafu


& @) P, I/ B( d: B" T, A* m 比如什么情况呢？