大家给点意见啊!!! |
1、时钟线长: }# o) e! _% m N( ` 2、你的等长可以,但是还要控制数据和地址等长,起码不要差的太多。 因为一般是: 地址比数据长5 R! \" V& x9 S8 Y9 W 地址和CK+/-等长 范围100mil左右 DQS和CK+/-等长 范围可稍放宽些 DQS和同组数据等长 误差尽量小,控制在1mm内最好 |
要看design guide |
同样疑问:; u5 b t9 e3 t7 c3 K 三星3SC6410的Circuit Design Guide中描述:6 {' d- ]$ f0 ~. M. ]( @3 _* A These clock signals must have differential impedance. The length of clock signal is longer than signals in data signal group and control signal groups. {DQ, DQM, DQS} < {CSn, CKE, ADDR, BA, RASn, CASn, WEn, AP} < {SCLK, SCLKn} |
回复 2# lixc2008 $ H6 R. O1 U9 U! c8 B; h 问下,这些信息是从哪看看到。给个具体地址吧。一直找不到。. y. ~- \' H D* `. A( m 谢谢。 |
我这有DD2和ARM9核的板,官方给出的建议是:6 k% i! L& K6 S* p. H/ k 时钟CK,CK#:600-1400MILS 地址和控制信号:CK+200MIL 数据信号:CK+/-125MIL/ u+ |! j+ k+ y& N" _/ O8 L9 F! O, F 数据信号DQ[0..7], DM0 = +50mils of DQS0.DQ[8..15], DM1 = +50mils of DQS12 o+ Q9 L$ B% W7 I+ Y 我在实际layout的时候也按照这个做,信号组内误差+-20MIL,没出什么问题 |
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