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标题: 差分时钟信号完整信仿真问题 [打印本页]

作者: suven 时间: 2010-5-11 17:32
标题: 差分时钟信号完整信仿真问题
问题是这样的：差分时钟管脚间连了个无源器件Resister ，当选择CK时，同时把关联的CK#也选上了。
然后用Board Wizard 进信信号的完整性分析时，仿真不出来，报告是：
   NET = DDR2_CLK_0#, SDR_CLK_0#, SDR_CLK_0, DDR2_CLK_0
   ** Warning(Severe) ** Could not analyze SI; DC operating points not valid; check model thresholds
   按照提示检查了模型的阈值是250mvfile:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.gif，该IBIS模型是Micron主页下的MT47H32M16BT-5E。
请问：问题出现在哪里呢，实在没办法，所以上来请教高手！

作者: wang_fc 时间: 2011-7-29 15:30
请问你弄出来了么？我也遇到这个问题了。。。同求高手请教

作者: 252631 时间: 2011-10-18 18:23
求解决。

作者: sdody 时间: 2011-10-19 00:55
看附件

ddrsimulation.pdf (517.11 KB, 下载次数: 131)

作者: willyeing 时间: 2011-10-19 17:18
解决没

作者: lhj344512431 时间: 2012-8-29 22:36
差分线中间的跨接电阻要去掉串接属性的

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