Unconnect pin 和Unconnect net 问题

hdjun

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最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。


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           < DRC ERROR >           
9 o+ B1 j  b: ^  E* _% _5 U  [% H  Class:           DRC ERROR CLASS
2 H& c5 ]+ j8 n2 b$ d5 ?  Subclass:        BOTTOM
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  A3 u- }$ g# s& l) c  B/ L, e! n8 |9 _  Constraint:      Soldermask to Shape Spacing
. U$ N" N$ ~7 I3 e* D9 H9 |" w8 u  Constraint Set:  NONE
  Constraint Type: LAYOUT
/ T' `8 O% W6 P# {  Constraint value: 0 MIL
  Actual value:     -135 MIL
7 g# Y9 d# H$ V! x  - - - - - - - - - - - - - - - - - - - -
- ^/ \6 o: E- H3 g/ u. X/ Z  Element type:    SHAPE
4 h: E$ L1 C/ L# r7 h' q7 M5 I# h  Class:           ETCH
  Subclass:        BOTTOM
  Part of Net Name: N00850
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  Element type:    SYMBOL PIN
  Class:           PIN
  PIN:          J6.1
( d) N8 [" c$ q( a8 A/ j  pinuse:       UNSPEC
  location-xy:  (250.00 6666.93)
  part of net name:  -12V
  - - - - - - - - - - - - - - - - - - - -

hdjun

BGA的电容，不打在pin上不行啊

tuzi405

盼高人来给你解决吧。

1 d! T% p* {4 g! f) ]我从来没碰见过这个问题，因为我从来不在pin打via，
3 ^( \, f! Y7 A) Z, v! k' K: [pin打via严重影响焊接的质量，直接导致器件虚焊，会给后面的调试带来很怪异的问题。