Hyperlynx:使用上的一些问题？

anjingcoward

1 X! |4 m& b5 U; C) n3 j& Y
& E0 }. j$ S* }, |# u- \+ ]最近在学习Hyperlynx软件，遇到一些可能很简单的问题，
可我弄不懂啊，希望路过的高人稍微指点下！具体见附件！FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
4 Z2 U' b3 l4 e! f1 g% ]$ P9 h2 x6 v: ^
谢谢！！！

anjingcoward

谢谢版主的回复，我去找找资料！

forevercgh

" @4 u" V2 M  X# ]# d
$ z0 A* ?8 {2 C, b+ YHoward Johnson, Martin Graham. 《High-Speed Digital Design》
  n" ^6 m0 l* y" X  k- c2 V# J国内也有中译本  《高速数字设计》
E文比较nice的看原版的，翻译后的某些用词会让人很晦涩。

8 B$ l% A9 p6 p) g! iPS:如果是要搞SI研究的，PCB layout的实际工程经验是必备基础条件。

anjingcoward

对于第一和第二个问题，还知道一点
! s* S; x4 a& `( F* {) \至于：
, E8 p9 W# Y1 K& s$ v3 N3.PCB的层叠设置的原则和原因
6 }" s8 \, m& x- p4.什么样的板级走线要考虑SI
% _" k! ^# g$ w( {0 V: B5 O请问：forevercgh 版主，我应该看那些资料呢？

forevercgh

cam plane就是平面层，通常设置为power或ground。
请楼主弄清楚几个问题，然后潜心研究SI
5 J% r" Y4 v6 b$ z: S% k1.什么是特征阻抗
2.参考平面用途
: \( Y1 |5 `' l- [* `3.PCB的层叠设置的原则和原因
! d* }% I. }+ f: R; S8 q+ R" A4.什么样的板级走线要考虑SI

xhymsg

6# anjingcoward
惭愧，我也没有实际导入过，但是推测是这个原因，就是你PCB的实际层数和你的STACKUP中设置能否对应起来。

anjingcoward

TO dsy198677：
7 f. ?# }( u. ~5 V6 k3 |    came plane是什么意思啊？
9 _1 }6 @* l: D2 j) h5 @3 L    另外请见图：

dsy198677

叠层设置出问题是因为:你的电源层和地层定义错误，不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看，可以在HYPERLYNX  的STACKUP里进行设置，也可以在PCB里LAYER SETUP中进行设置。

anjingcoward

请问楼上的二位：
    谁有将实际PCB导入Hyperlynx的教程？
    能共享下吗？

anjingcoward

TO forevercgh :
图三：我按照教程DEMO.HYP来做的啊，在“详细分析”的时候，
( z2 b5 m4 w, N9 c# w! g+ B2 Y1 T9 I   Crosstalk项就是写着NA的，forevercgh 版主可否简单运行下那个例子，看看Report呢？
+ }3 i; d. i( L& j& t. |' a/ |TO xhymsg：
2 d% [3 Y9 S# o4 R图四：你的意思是说，Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗？

xhymsg

设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样

forevercgh

图一：signal就是pin，你用datasheet对照ibis model就清楚了
图二：U1就是实际IC的等效，你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率，那么你设置的133M就是基频。
- y6 p! f2 L; S$ {( \, ^图三：NA没遇到过，maybe你的设置有问题
; `2 }9 {; o# c图四：这个牵涉到层叠设计，你可以问下PCB工程师

anjingcoward

TO forevercgh版主：
图一：那个QB不是在Signal栏里面吗？
      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择，不是pin啊？
/ o* x6 A+ y; a! T9 }+ l图二：U1不是代表IC吗？那每个芯片是不是都有个工作频率带宽呢？
, m' T2 I8 u' A1 L8 E6 G# T      我的问题就是：133M是基频激励吗？
& a+ a0 P& f! e7 M! B+ E2 }5 U      考虑到IC有相应的带宽，所以这块频率不是随便乱300、500等乱输入的吧？输入原则是什么？
图三：Hyperlynx的Boardsim不是有两种分析方式吗，针对串扰而言，无论哪一种方式，
! s  ]! v- p7 n" x; q6 H9 e, [1 n      我们在做仿真的  时候都要指定串扰阈值，比如都用40mV吧，
      我的问题就是：当我用“快速分析”的时候，在Report中，很容易看到有哪条net是victim，
                    哪条是 aggressor，也即是说串扰被软件检查出来了，
                可是在“详细分析”的时候，被分析的net的Report中，无论阈值设定40mV
3 T4 }9 H* z8 H- }1 g( |8 Z/ w" d                              或者更低，在Crosstalk那栏中，总是写着NA，这是怎么回事啊？
7 U" M+ i: d7 y) P2 Y9 m                    好像串扰没被分析一样？
图四：当把Protel做的PCB导入Hyperlynx时:
1 m" o" X5 u6 m% p+ Q         弹出warning：说没有Plane layer，让在Stackup中设置一个Plane layer，那这个层随便设置吗？

forevercgh

图一：引脚名称
9 ?+ k( ~* O" Y% p* s8 c1 d图二：频率可以自定义，参考datasheet，你提到的带宽什么意思？虚拟示波器不用考虑带宽
图三：没明白你的意思
图四：仔细看下英文，没有玩过protel，不懂