verilog一个语法，不知道是怎么回事

lihongfei_sky · 发表于 2009-4-2 10:08

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

s_out<=x?data[tp[4:0]]:s_out;
reg [4:0]data
reg [5:0]tp
reg s_out[4:0]
reg x
不知道data什么意思，

我为谁狂 · 发表于 2009-4-15 13:35

s_out<=x?data[tp[4:0]]:s_out;

tp[4:0]是指tp的低四位的值

lihongfei_sky · 发表于 2009-4-3 10:41

我试过了，可以的，那个具体意义是data【值】

flyingwxj · 发表于 2009-4-2 17:59

你应该是搞错了，你可以综合一下试试，完全没有意义

lihongfei_sky · 发表于 2009-4-2 16:29

data是数据，但是里面有个tp[4:0],tp[4:0]表示了5个值，
这就是形成了data[tp[0]..tp[4]],难道，这个结果是s_out<={data[tp[0]],..,data[tp[4]]},这个就不知道了

flyingwxj · 发表于 2009-4-2 15:26

楼主的问题问的不明不白。s_out<=x?data[tp[4:0]]:s_out;这句只是一个简单的二选一。

zyunfei · 发表于 2009-4-2 14:36

本帖最后由 zyunfei 于 2009-4-3 09:11 编辑

我也是刚刚开始学不知道说的对不对，不对的请知道的指正！

data是数据啊！[4:0]data 表示data0，data1，data2，data3，data4五个数据

我想我上面说的是有问题的今天看了看V的语言，他说的意思是DATA有5个位！

		自动登录	找回密码
密码			注册

verilog一个语法，不知道是怎么回事

EDA365欢迎您！

推荐内容 /1