射频封装系统SIP（System In a Package）

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9 p4 q% V6 ^* q% YSiP设计比板级方法的互连长度更短。互连线的缩短一方面可使电路性能得到改善(降低互连损耗、减少延迟和寄生效应)；另一方面可能增大互连线-互连线、元件-元件以及任何“相邻”元件之间的耦合/串扰。对于板级应用来说这些相互作用不存在问题，因为板级封装中部件/元件排列的相对较远。
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, T% f$ z8 ]  {! Q3 ]在通过芯片叠层结构实现数个IC垂直安装的3D封装中，RF SiP应用还要考虑不同芯片之间的串扰。带有电磁屏蔽(EMI)功能的功率放大器通常进行单独封装以保证良好的隔离性。一般情况下不把它们集成在SiP中，本文对此不做讨论。在后文中，我们将着重讨论SiP产品中常见的问题。


+ z  ]! X! G3 l5 g: D( }2SMD电容的焊盘和互连线效应


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, F7 N1 d# l" s3 N- ^# p虽然01005 SMD电容已面市一段时间，但是因为元件价格和组装成本较高，并没有成为RF SiP的普遍选择。我们对带有焊盘分布和互连线的0201 SMD电容进行了研究。


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' {6 o" N6 V: f% f; n. Q- o我们可以从不同SMD销售商那里获得0201电容的S参数，RF SiP设计师可以从销售商的产品目录中选择所需的SMD电容(例如10pF)。此外，供应商还提供SMD元件的低频(接近DC)电容值。由于存在寄生效应，不同频率下获得的等效电容与接近DC频率下获得的电容不同。因此RF SiP设计师必须对电容能否满足其应用频段(如2.4GHz)进行检测。最好的检测方式是把销售商提供的S参数值用于系统级模拟过程，从而对其进行鉴定。
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  U6 ?$ T& a% ~* ?& G6 M* M2 E电路原理图和与其相对应的实际电路之间的主要差异在于，实际电路/布线中表示出了连接和支撑SMD的互连和焊盘(附加部分)。在RF频率下(如2.5GHz)，这些附加部分可能对电容产生“失调”作用，这种作用不容忽视。图2给出了这种现象的实例。0201元件的焊盘位于顶层(M1)，它比本征0201占用面积稍大，从而保证较高的组装成品率。第二层(M2)通常为固体接地平面层，M1和M2之间是介质层，其厚度值具有一定的范围要求。当介质层厚度从150.0μm向100.0μm和60.0μm转变时，焊盘电容从77.8fF向90.6fF和113.0fF转变。如果把这些焊盘用于1.0pF SMD电容，包括焊盘电容在内的整体电容值将增大11.3%(使用60.0μm介质)，这个增大后的电容足以对RF电路的功能起到微调作用。
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互连线的长度对BBIC封装或大多数低频应用来说不会产生明显的影响，但对RF应用影响较大，在RF SiP设计中需要对此重点加以考虑。在电磁(EM)模拟过程中应关注互连线(长度和宽度)的电效应。但是对于SiP产品来说，由于使用了大量的焊盘和互连线，在进行整体封装模拟时，所有焊盘都被当作总端口。这种多端口模拟通常需要大量内存，并需要长时间才能完成。
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图3是RF频段下单个SMD焊盘的互连线长度对电容影响的简单实例。在这种情况下，3.0pF SMD电容的一个电极连接在M2层上，形成接地电容。100.0μm宽的互连线与另一个电极连接在一起。


' \* D0 E9 z: a7 J+ J/ e6 z( g9 Q( S8 L在2.5GHz频段下，1.0mm长的互连线可使SMD电容器的等效电容增长到4.9pF(增大了63%)。当然，互连线越短，等效电容与本征电容(3.0pF)的值就越接近。然而，通常使用长互连线连接SMD元件是不可避免的。在这种情况下，考虑互连线对电容的影响就显得异常重要(有时把这种方法称为对电容的微调)，否则SiP将无法正常工作。


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, j- l# }4 _3 p9 y7 `9 Z除互连线长度之外，互连线的宽度也会对RF电容产生影响。在衬底的制作过程中，线宽通常会发生变化(举例来说，与设计宽度相比，实际线宽的变化范围为±10.0μm～±15.0μm)。如图4所示，如果设计的互连线为1.0mm长，60.0μm宽，实际却达到40.0μm宽，在2.5GHz下等效电容变化将达到5.3% (以3.0pF接地SMD电容为例)。如果把这种SMD电容用于滤波器中，对于RF应用来说，电容值5.3%的变化将导致约2.7%的频移。我们必须对RF应用中含有SMD电容的RF SiP模块的衬底制造容差进行细致研究。
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! c6 _- Z" ~- ?8 j7 L+ q3具有互连线容差的阻抗特性和引线键合电感

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2 g1 A& l0 E9 |2 u8 F- F: Y% G6 m在RF SiP中，RF沟道中通常要使用差分方式。大多数收发机和LNA采用差分输入/输出信号模式，从而获得更好的噪声抑制特性。由于需要额外的空间，以保证特定互连线的宽度和间隔，并保持互连线与接地屏蔽/平面之间的距离，因此在封装产品中这些平行互连线的排列技术极具挑战性。线宽/间隔容差对差分对的阻抗特性具有极大的影响。如果不能很好地控制这一容差，结果仍将显示出差分信号特性，但回程损耗和插入损耗将极大地增大，从而不再具有良好的匹配特性。

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图5显示了键合引线电感是如何影响差分对连线的插入损耗的。在实例中，100.0Ω差分对的长度为2.0mm。假设差分对的一端使用引线键合方式与RFIC连接，并把直接与引线长度相关的电感(L)设为可变值。正像回程损耗曲线图表示的那样，加上引线键合电感可使差分对偏离100.0Ω这一匹配条件，结果使插入损耗增大。
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+ k* L1 Q; {* o+ B2 M/ k在5.0GHz下，0.5nH、1.0nH和1.5nH引线电感的插入损耗分别为0.2dB、0.5dB和1.2dB。即使达到极高的频率，叠层上的差分对本身仍具有良好的阻抗匹配特性。这一点也在图5(L=0nH的情况下)中表示出来，回程损耗在频率高达10.0GHz时保持良好，这表明100.0Ω差分对本身具有良好的匹配和低损耗特性。显然，在高频RFIC应用中，引线键合损耗成为显著的问题。为了克服这一阻抗失配问题，RFIC和封装设计师应协同工作，寻找与特定芯片阻抗相匹配的封装形式。这样可能出现非标准差分对设计，但是该设计将与引线键合芯片非常匹配。
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对于高频RF封装来说，倒装芯片解决方案可实现最小的互连电感，从而获得期望的优良性能(低损耗、良好匹配)。但是用于引线键合结构中的RFIC设计不能直接用于倒装芯片产品，即使使用了RDL(重新分布层)也是如此，主要是因为RFIC中的电感在倒装芯片结构中所处的环境条件与引线键合结构中截然不同。


3 J( t2 G. R& y) c7 z4BBIC和RFIC主时钟线之间的串扰
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把BBIC和RFIC封装在单个封装系统（SiP）中时，BBIC和RFIC信号可能出现相互干扰。根据傅立叶分析法，BBIC（假如在20.0MHz或40.0MHz时钟速度下）中的主时钟信号线将产生高频信号作用。以40.0MHz时钟速率为例，其傅立叶级数到第60位时的频率为60×40=2400MHz，符合WiFi RFIC（2.4GHz-2.5GHz）通带的范围。由于主时钟线路通常与BBIC中几个电路元件相连接以获得功能性，因此靠近RF电路的可能性很大。在这种情况下，RF电路可能成为主时钟信号的受害者，而产生于时钟线的耦合信号将变成噪声，不仅可能增大RF电路的噪声系数，还可能降低RF电路的选择性。
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: l& A- M; I( }为了对主时钟线和RF元件之间的相互作用进行分析，把压控振荡器 (VCO)中使用的RF电感(6.0nH)放置在穿通多层衬底的时钟互连线附近（图6）。我们在这个研究中使用的互连线长为2.0mm。当VCO电感和互连线之间的横向距离(d)大于0.5mm时，产生的耦合信号将小于-80.0dB。耦合信号的实际要求由SiP系统级电设计决定。
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! a& T. {# ^" y* Q5 B$ {53D叠层芯片解决方案中主时钟线与RFIC之间的串扰
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使用叠层芯片法可以缩小封装的整体面积，这种方法已广泛应用于几种复合器件封装中：存储器与控制器、存储器与DSP以及其它数字应用。这种方法可以用于RF SiP封装中吗？在回答这个问题之前，我们应先了解RFIC的特殊性。
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RF电路对任何邻近的东西都非常敏感。正如我们了解的那样，附近的接地面或互连线都会影响RF电感值，从而影响RFIC的特性。在某种程度上，RF电路通常成为其它邻近元件的受害者。


举例来说，在叠层芯片结构中如果只使用BBIC和RFIC，它们之间的垂直距离只是BBIC或RFIC的厚度。正如我们了解的那样，在大多数应用中扁平封装外形通常都是优良的品质因数。因此，芯片的厚度受到限制。在这种扁平外形封装中，使BBIC和RFIC之间保持良好的隔离并不是件容易的事。
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为了在BBIC和RFIC器件之间实现最佳隔离特性，可以在它们之间使用一个金属屏蔽层。但是这种方法将带来意想不到的问题。
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2 _2 ?& \5 N4 w* `8 _5 m6 l首先，金属屏蔽可能影响RFIC的性能，对我们所期待的响应产生潜在的“失调”作用。RFIC设计过程中应对金属屏蔽效应产生足够的重视，使之在后续的SiP叠层芯片结构设计中不再出现问题。因此IC设计师和封装设计师在IC设计之前就应多方沟通。


第二，增加金属屏蔽层可能增加组装成本，从而增加产品的最终成本。在今天这种成本导向市场的时代，只有降低成本才能获得高优先权。

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图7给出了BBIC和RFIC采用SiP(为简单起见，实例中未表示SMD元件)叠层芯片结构的实例。在这个实例中未使用金属屏蔽层，使用环氧芯片粘接材料把BBIC直接堆叠在RFIC上。就像前文提到的那样，BBIC中的主时钟信号(20.0MHz或40.0MHz)包含一些高频成分，落在RF芯片通带的范围内。如果BBIC中时钟互连线和RF芯片之间没有保持足够的隔离，特别是在VCO电感中，主时钟信号可能使RF电路产生噪声，降低RF芯片的选择性。
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6 o: [/ c( d7 F7 E& S. w图8表示了BBIC和RFIC电感之间的耦合强度(未使用隔离层)。假设BBIC和RFIC的厚度为250.0μm时，对VCO电路中的3nH电感进行了研究。BBIC中主时钟的互连线设置为1.2mm长。根据模拟结果，当横向距离(S)为100.0μm时，2.5GHz下的隔离为-35dB。这一隔离值对大多数RF应用来说是不够的。当横向距离为700.0μm时，隔离值提高为-50dB，这个值对大多数RF应用来说仍然不够。为保证VCO电感的性能，位于BBIC电感上方的主时钟不能使用长互连线。根据以上分析，我们还应对RF SiP使用的叠层芯片法做进一步研究，从而判断BBIC和RFIC器件之间出现严重相互干扰的可能性。


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6结论
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RF SiP技术为更小外形因数RF产品的发展铺平了道路。除了板级封装和SiP方法存在的共性问题(互连线长度和宽度、SMD焊盘寄生效应、阻抗匹配等)以外，SiP产品还存在一些特殊问题或担忧，在成功实现这种产品之前必须解决这些问题。在板级封装中，一旦每块电路/元件的功能正常，整个系统就可以正常工作，因为单个部件在系统中与它们单独工作时的状况基本相同。
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; s1 ?6 o2 \2 Q2 `  C1 h' Z对于SiP来说，当所有的部件被挤进狭小的区域，并且在叠层中采用致密布线时，肯定会出现更多的串扰，从而使RF电路响应出现“失调”。因为涉及到多种不同的技术，需要建立通用模拟平台，从而进行系统级鉴定。芯片电路设计(引脚排列等)和SiP设计技术应并行发展，特别是在早期设计阶段，这样才能在芯片和SiP要求之间进行权衡，避免在后序形成系统时出现电冲突问题。



出处：IC封装设计公众号
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