QFN封装PCB走线串扰仿真及优化

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随着电路设计高速高密的发展趋势，小pitch的封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps以上的高速应用更应该注意避免此类问题。为高速数字传输链路提供更多裕量，本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。

在PCB设计中，QFN封装的器件通常使用微带线从Top或者Bottom层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。
7 Y! M' {% {8 y" ~2 m9 G% \9 k: m
% d7 e% U0 O7 s) g3 L) L4 }6 W                                    
                  图1  0.5 pitch QFN封装

图2是一个使用0.5mm  pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：

. I; E, O) k5 }2 u; [- d/ z; V

图2  Top层走线

/ X* [0 x+ v' |7 S1 K差分线走线线宽/线距为：8/10mil,  走线距离参考层7mil，板材为FR4.


% s; K, W4 }( S) [+ ?) k* B

图3 PCB差分走线间距与叠层

从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。

& i2 v6 t' k* r- F( s图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。

% ?1 g3 s. Y6 {- e

图4 差分对串扰仿真结果

1 L7 ]( p- J5 e8 _' ~% X
- ]7 x! s# ?  s, M" o: t从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。
9 o( x5 l* O' J$ j
. M1 k3 M7 _8 h6 b# \5 F) ]对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。

: P) A+ {9 f: ?& h+ p图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：
( E5 N) i9 T) l, K9 \4 i, y
% F" x0 l3 z$ a0 |$ s

图5 紧耦合差分

* |' \4 r3 q/ H) V% v3 l
图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：

( o& _9 ?' _/ q3 S, r* V6 X

9 o* _/ x0 h$ j

图6 紧耦合差分及串扰仿真结果

- P5 ~, T, a, y: C: z
  B& W3 h8 D4 ?0 c  p
/ |* e8 p9 H2 R& z1 K3 y% t' E8 G从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。

# n$ n/ n) f. f' o; p  `$ L

	2.5G 9 c2 }0 @& T1 W& O& w2 }% J+ q	5G # N4 I8 u( B. p6 @9 I; E	10G ) _7 Y  f3 M8 U! R. y: U	15G ; F! ]8 i+ Z7 ~$ b5 _+ ~9 I3 h
原设计	38	34	31	29
紧耦合 + A) m! ^1 l7 i. q2 Y( ]	44 ( [3 N; x0 J" ^" _4 f	41 6 a( A  O# v: N8 P$ g- J/ y	37	34 ; s, t5 t- o" ~6 r: C/ x8 ^
优化 * X7 X/ o) y3 L3 S	5.5 ( R" ]; q' A4 @	6.9 + Z- R$ Q' b1 h: p/ D; z	5.5	4.8

表1  近端串扰优化统计

! f2 L, h6 k# a- z8 S  W2 c* ?0 ]
8 [7 n' m5 o, y7 C( y+ S/ x7 ?9 W

	2.5G	5G ( w! S  J+ O5 x3 v	10G & l* j& X& w9 }0 |3 F8 `	15G * G5 ?& _+ R$ I+ J
原设计	61 . r; A: a1 [: Y$ J9 A" B6 A	53	45 4 w! A0 j: ]0 P  Q- I. \: F- H; l# s	40 * k7 K. u0 J. v& O& q9 X
紧耦合	59 1 x; r% V3 N0 w3 y4 J	56   ^+ z6 `( x/ {+ V0 M5 @3 G	47 ! Y! Q0 @% y7 G, I, D" f1 [	46
优化 * M9 l, U, J* M	-1.6 ! T% Q1 z" o$ o" X	3.5	1.7 4 l  m, r5 U* R1 q8 V4 ^: I: N% E! [	5.8

表2  远端串扰优化统计

* q. S3 L7 H6 j1 V除了在布线时拉开差分对之间的间距并减小并行距离之外，我们还可以调整差分线走线层和参考平面的距离来抑制串扰。距离参考层越近，越有利于抑制串扰。在采用紧耦合走线方式的基础上，我们将TOP层与其参考层之间的距离由7mil调整到4mil。
) O5 D7 B. y5 R/ p
- T" {9 o& \3 U$ k4 {  d4 a. F& A

. [# u- t( I1 q3 Y8 E( {

图7 叠层调整示意图

3 {& G2 ?. K* P& u$ _

根据上述优化进行仿真，仿真结果如下图：

图8 叠层调整后串扰仿真结果

# K- C; X: l" K& A  n

值得注意的是，当我们调整了走线与参考平面的距离之后，差分线的阻抗也随之发生变化，需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低，需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。
' A- m% E  U; D& R/ V& r3 f
6 X, Z2 w2 ~! [- i( f) `

1 r& C" P& G- ~+ x, w0 B/ ?' V

图9 叠层调整后焊盘阻抗优化

# n* p- W8 Z; T; I7 `从仿真结果可以看出，调整走线与参考平面的距离后，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。

' \1 [9 m$ r" s- U

	2.5G 0 U* a2 ^, A  G5 F	5G , q, I. ?% K1 ?	10G 2 @6 p& w8 Q% Q	15G , [" ~% r* z2 \( I
原设计 + G6 v# _( p0 E  |# }/ ]	38 ( c) o6 F/ g/ r. \6 x7 e7 p% b' M	34	31	29   V- C& P0 q6 F# V3 w
紧耦合 ! M: ]5 B& x' Y6 X7 \	44	41	37 9 o* h$ {4 O$ K6 z  q	34
紧耦合+减小与参考面距离 9 }$ i$ J. y! ^) b; m	% q3 `0 o# c# e. F% X0 k2 O51 8 d  j5 _" g0 g9 r1 }	+ H5 B! q! d) V& Z46	2 D: L' X/ z1 R+ @, Q% b41 * b" L9 U! {+ N3 V	( ^$ {: J5 N6 h38
最终优化 4 G) c2 d6 l) f8 u% S	12.3 ) b; R! Y" Z0 O+ l	12.0	9.9 3 j. H7 h' x5 J. l( J6 B	8.8 6 X0 j% S( k- L" y3 U* u( W8 k

表3  近端串扰优化数据

	2.5G	5G % o  @9 L4 V% H8 H7 L. E% o% \	10G 6 I& ?/ T) V9 U, Q, M5 M	15G   j* C/ r, \$ O; C7 k
原设计	61 + }5 x% y1 k* u	53	45	40 5 m, x4 w  U3 y! R) B# q+ w: X' P' E- t
紧耦合 / X/ M5 ~4 T  ]3 y	59	56	47 1 A$ h. v5 m3 k' Y1 n	46
紧耦合+减小与参考面距离	64	9 q% V) o1 b; K: U: i' Q* I59 3 A; d% S5 w2 S; [; o. b0 H9 A	) [! b' F+ L8 ~; a9 ]& B52	49
最终优化	2.8 8 O" y1 L# Z/ O0 f3 a% p8 K	6.3 5 z% C6 W' v1 ?2 S+ U3 v	6.0	9.3 8 d8 `9 ?5 y% L4 [' V

表4 远端串扰优化数据

1 c5 y( {' _& a# h9 J  e7 F9 M+ |7 N' B1 M
通过仿真优化我们可以将由小间距QFN封装在PCB上引起的近端差分串扰减小8~12dB，远端串扰减小3~9dB,为高速数据传输通道提供更多裕量。
* P9 ^+ ]( V+ o& {
3 \& k$ Q- T: X' A3 f本文涉及的串扰抑制方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。另外，“兴森科技-安捷伦射频高速实验室”在降低PCB串扰设计方面有着丰富的实践经验！

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