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[Ansys仿真] 使用时钟PLL的源同步系统时序分析

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发表于 2008-12-2 10:50 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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一)回顾源同步时序计算6 W( N/ C1 z/ F# N% P6 V
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time  R: l! ?, A3 i, X2 B
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
1 e* _* `' k3 i& h- |8 R% X下面解释以上公式中各参数的意义:4 i( Y( o& K& ]9 Y
Etch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。
1 o% _7 g. @7 S0 M3 V请看下面图示:
" q+ z; ^5 B( G7 L- U0 l图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。
* z' h3 H" |* p) V% U图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
- C5 U4 M2 b8 W5 l" |
& n, n$ C3 A- G0 X5 ?" H图 1 Raw Etch Delay
0 G6 H4 s9 q  }# v  A4 O
8 Z' m3 ^: o0 U. p, x$ k/ M- e图 2 Test Load Measurement& ]6 Z. l0 U5 \' y9 {6 r& ]
Delay Skew*:Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置,如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负,负值表明数据边沿超前于对应的时钟边沿,反之亦然。
- ^+ k/ P4 j) x) I
. G# e/ m8 o" ^. \1 a. ^' v+ C6 Q图 3 Delay Skew
0 ~3 e8 k5 R6 n8 p8 R$ LSetup/Hold Time:即接受器件正确锁存数据的最小建立和保持时间。
" q! y+ u6 I$ U5 l从以上叙述可以清晰看出,时序计算公式中的参数可以分为三类:第一类是Delay Skew,由输出端所用器件决定,从数据手册中可以得到;第二类为Etch Delay,由互连电路决定,需要通过仿真和计算得到;第三类为Setup/Hold Time,由接收端所用器件决定,同样可以从其数据手册中得到。) r' F) P% `2 s6 F! T: n7 k
二)使用时钟PLL的系统时序分析
' n* R0 ~/ D( `8 r( P首先,来看一个简单的是使用时钟PLL的系统接口。如图四所示,数据信号通过传输线直接连接,时钟从输出端(Source)出来后输入时钟PLL,然后PLL输出至接收端(Target),PLL自身有反馈回路。: c% t- L6 V5 _- U3 E! N& k
- T9 y0 D2 P2 o4 V+ u) n& z& H
图 4 Clock PLL Interface Diagram% Q. r) _8 j  r8 F. Y1 ~$ r  m
从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。" ^3 y- J& H2 l
对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。3 N4 u4 Y8 S: t& L4 s/ O( {
定义:, R9 \* R# f' k' L+ Y& c3 C* s/ W
IC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,; _7 z' g8 t* D, h5 N
OC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,$ l! ~. z) f( z, z$ \' @) }
FB为PLL的反馈回路的延时,- ?0 s+ c: J' k: X
NX为PLL的输入到输出的延时,
( s  Y9 E+ u/ g' N# |则:1 j" b: T$ `" [7 B3 b, d0 u
总的时钟延时% j9 e$ }* Q+ Q% |. B( S
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
9 N  E& a- l3 g' |' yMax Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
' D8 X5 ~) y! Q将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。7 J, J$ _: t1 Q8 z9 f, l
三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
& |1 G' ~: F% b+ @' _. N$ O' W) kQuantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
0 q2 H( R2 r4 d6 a' E' cQuantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示
1 G9 {" E8 k/ |0 T
' j% ^" \" W; J图 5 Transfer Net
, ]9 ^+ G% B( J8 p
! }# q4 W9 s; i: A+ n! s9 v图 6 Setup/Hold Margin by variation
3 I: B" Y* X& w/ u% U7 `图六是在图五的传输网络建立后,Quantum-SI自动仿真分析得到。
# Z% w! c# U0 `3 H. y) n: F/ ^7 w可以知道,对于系统的时序分析,需要清楚器件内部的时序关系,测试负载的概念与应用,互连传输延时等。而使用时钟PLL的系统,需要清楚时钟信号的传输路径。4 L5 k- c9 M( U4 \2 _7 b
对于复杂高速的系统时序分析,需要考虑不同参数,如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。5 F- A: c- g0 z% U! C" h/ z: ]
. T  V0 W( O6 [  S+ P! I9 B. @7 R: Y

8 l$ X/ u$ G  z1 Y% h9 c( L  m* x[ 本帖最后由 iometh 于 2008-12-2 15:34 编辑 ]
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 楼主| 发表于 2008-12-22 14:35 | 只看该作者
原帖由 sosowhite 于 2008-12-22 00:17 发表 + h4 ?5 H+ E) p6 T7 s. w
公式中的data rate怎么确定
% U; j3 M' y' tDelay Skew就是常说的Tva和Tvb吗
2 @$ A6 e8 h. o* r' J2 c. u

' M( l. {7 n; ~7 k. J2 x0 m: L% Udata rate为数据率,这里定义为一比特的位宽,比如DDR2-800,则数据的位宽为1/800=1.25ns。
0 `9 I: i: L9 m! I3 Q* Q( j; V9 {  Z5 R
原理上是这样的,只是具体的定义稍有不同。

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发表于 2008-12-22 00:17 | 只看该作者
公式中的data rate怎么确定
" V* K( r1 K" t& oDelay Skew就是常说的Tva和Tvb吗
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