一)回顾源同步时序计算
, U; Y& ~8 W7 P/ jSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
1 v: G# K- e( }" r5 I" x eHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
4 ?& H0 x1 h/ a7 T
下面解释以上公式中各参数的意义:
" {$ x$ W; B0 f" G9 O# l3 o" R
Etch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。
- F3 P2 h7 V2 s, G. L6 s$ x请看下面图示:
8 T2 a D9 Z5 ~8 G$ }& d+ o5 e
图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。
7 P% ]& ^' V: l6 O! Z' w u
图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
8 N& S& y4 l9 [
5 B3 A1 h6 w" F& r' `* Q& A. M图 1 Raw Etch Delay
, g! T. ^% y# i; h0 p
# n2 s0 n0 k' r; c1 L图 2 Test Load Measurement
& f# X$ P: a/ ^+ X+ [, g/ T2 N& z* eDelay Skew*:Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置,如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负,负值表明数据边沿超前于对应的时钟边沿,反之亦然。
8 i, U- M( j7 e9 D
. [- m; G- Y% D$ P V! r3 J
图 3 Delay Skew
& o6 C% H1 e+ y' w+ r* W" Y X2 l
Setup/Hold Time:即接受器件正确锁存数据的最小建立和保持时间。
; V- a- l) `: l从以上叙述可以清晰看出,时序计算公式中的参数可以分为三类:第一类是Delay Skew,由输出端所用器件决定,从数据手册中可以得到;第二类为Etch Delay,由互连电路决定,需要通过仿真和计算得到;第三类为Setup/Hold Time,由接收端所用器件决定,同样可以从其数据手册中得到。
. y6 h5 Z* }$ m8 s二)使用时钟PLL的系统时序分析
* R% {4 K' J7 M: m' ?6 {首先,来看一个简单的是使用时钟PLL的系统接口。如图四所示,数据信号通过传输线直接连接,时钟从输出端(Source)出来后输入时钟PLL,然后PLL输出至接收端(Target),PLL自身有反馈回路。
l7 H1 k" D5 v9 q6 t) F
8 R$ G/ S- P+ J6 ~ K
图 4 Clock PLL Interface Diagram
9 K+ [" j5 J/ W" S0 V+ G- x5 Z
从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。
3 Q3 ?$ V, e1 \% J: V/ u对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。
. P2 b$ X9 b, e/ |! N3 d) R
定义:
4 o) d8 F; }2 M' N) V6 |5 U/ F uIC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,
/ }7 t3 i6 O; l. E* S
OC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,
' h5 O% h4 Q1 E) ^0 ^FB为PLL的反馈回路的延时,
! |+ U$ e0 H6 O& }! D% P eNX为PLL的输入到输出的延时,
" g b2 M7 e0 V5 e2 l则:
! Z, n* u6 `! `总的时钟延时
$ D! }1 @# P) H0 F' n7 k$ {. @# l0 J5 o
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
% b. ~; X: L/ r9 q
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
- b3 f% t5 ^* {6 d6 N) E将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。
. v0 C1 o& N' ~
三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
- O: n& e, H: s3 k! kQuantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
0 }1 Y3 Q+ k+ K7 e
Quantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示
: }1 e1 q$ t) D L6 Y& f
6 H! b* @1 O+ `" Z8 F图 5 Transfer Net
' a% c* z/ i( |' V% D3 l! |
+ r" J" S$ f- Y% ?4 k! ]( u图 6 Setup/Hold Margin by variation
4 y$ W) m2 m; h* w4 F' u图六是在图五的传输网络建立后,Quantum-SI自动仿真分析得到。
: m& \$ t& R7 p) |; c: k) J' F可以知道,对于系统的时序分析,需要清楚器件内部的时序关系,测试负载的概念与应用,互连传输延时等。而使用时钟PLL的系统,需要清楚时钟信号的传输路径。
- v3 d8 Q4 v4 {& ^ x% K, l对于复杂高速的系统时序分析,需要考虑不同参数,如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
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