DDR3约束规则设置问题

流沙

刚开始学习allegro，网上下了第一届IPC冠军选手的作品在膜拜。。。
3 l( J, l/ W0 }' f8 P- w有两点疑问，麻烦对DDR3熟悉的高手们帮我解答一下：
1：作品中以D29为targrt，将4粒DDR3所有数据线的Delta:Tolerance值设为0mil：10mil，这样合理吗？
0 d# G4 m) U: g/ g0 e1 Q不是只需要每粒DDR3的数据线相对等长就行了吗？
8 [# C  D5 W8 l3 }. l! M) }6 ~6 f2：每组数据线中DQS+与DQS-需要进行差分走线，Static phase:Tolerance设为5mil，这个值与上面的Delta:Tolerance值
7 ^- S# ?" [0 s+ J( ]在约束上是否有重叠？不会有矛盾吗？
8 F3 M' p/ I* b( A希望高手们不吝赐教，谢谢

流沙

zhaofeiok1 发表于 2016-3-30 20:28
  U0 ^5 q) S5 m% f7 L' `1 }, E2，这样的设置方法，会出现两个红绿灯，必须满足两个都绿，进一步控制DQS线等长，没问题

了解，谢谢

流沙

zhaofeiok1 发表于 2016-3-30 20:27
1，合不合理是由SI说了算，正常情况不需要4粒全部等长，这是4个颗粒，如果是8个颗粒呢？布局就限制了长度， ...

是的 ，我也是这么想的。。。
谢谢

zhaofeiok1

2，这样的设置方法，会出现两个红绿灯，必须满足两个都绿，进一步控制DQS线等长，没问题

zhaofeiok1

1，合不合理是由SI说了算，正常情况不需要4粒全部等长，这是4个颗粒，如果是8个颗粒呢？布局就限制了长度，你如何做到等长？