2M的速率，时钟线与数据线长度差3000mil引起数据丢失

xingzhang

如题，最近布了一块通信单板，其中的E1业务，2.048Mbps，有三组信号的时钟线与数据线长度差了3000mil左右，现在调试时，发现这几路总是丢包。目前还在定位到底是我的PCB走线问题呢（因为是2M信号，速率不高，所以我没有做等长处理），还是FPGA逻辑设计时的时序问题？
2 O/ Y) _6 u2 E* c" u/ O    请教：怎么根据传输速率确定数据线与时钟信号的走线误差，也就是在多少误差范围内数据不会出问题？
6 Q- K* t0 T7 V2 S6 Y
* s, N) X& _/ D! o; K7 H! a3 ]个人认为，像我的这个2M信号线与时钟线差了3000mil，时延大概也就是1ns左右，而2M的时钟周期远大于1ns，真的是走线不等长引起的数据误码？

sarryfu

这玩意以前做过，肯定不是线长引起的问题

xingzhang

原帖由 cmos 于 2008-10-9 01:58 发表
( ~1 m; O% m/ _2兆相当于500ns,3个inch最多有0.5~1ns的delay,所以不是pcb 板上线长度的问题.很可能和pcb没关系.

0 S2 D" y( B, K& ], p, b
不错，我与你的想法一样，而且现在经过示波器反复测试（我抓了四个通道的时钟和数据测的），已验证了这一点：PCB无问题

因为考虑到FPGA资源占用比较多，所以目前在优化FPGA

dangelzsp

PCB的原因不大。。。

用示波器的双踪抓出来看看。。

cmos

2兆相当于500ns,3个inch最多有0.5~1ns的delay,所以不是pcb 板上线长度的问题.很可能和pcb没关系.

xingzhang

原帖由 dangelzsp 于 2008-10-8 11:11 发表
8 i3 Y/ P9 V* j( C8 v5 B( I# ~# U; N、、、

& [* [+ |3 P& Z' c/ m7 U9 |
% L# ?8 x- g7 q! @现在PCB已生产出来

0 k7 D4 ?* K, @$ K% K6 z2 m! c       LS几位没听明白我的意思，我的电路中，一条数据线对应一条时钟信号，时钟速率为2.048Mbps，在PCB设计中马虎了，做出来的PCB，数据线比时钟线长大概3000mil，我怀疑这对时序有影响，但毕竟只有2.048M，也不至于。
       用示波器测量了，发现在2M时钟情况下，3000mil根本不足以影响到时序，现在找不到其它原因了，只好从FPGA的时序下手了，此问题折腾我一个星期了，仍未解决，实在痛苦。

       虽然我不肯定是不等长造成时序问题，但提醒PCB layer时最好考虑到，免得头痛。
! `3 j& U8 }% j: M" e5 y" ^. H: \+ [       大家估计是帮不到我了，我还是埋头研吧，等我把问题解决之后，再发上来大家讨论。

dangelzsp

、、、

hunanwuxi

建议最好用示波器量一下信号
: r! {0 _& O: K9 f4 m0 g# `比较一下一般都能看出问题
如果有逻辑分析仪最好

0201140114

还是不是很明白!!郁闷啊!!

Haiou

原帖由 zyunfei 于 2008-9-29 16:45 发表
0 R. y( s0 q9 |5 e9 {有三组信号的时钟线与数据线长度差了3000mil左右  
看你说的不太明白！
   要是时钟和数据线差没有什么关系
( ]' L, _$ l' K   但是要是并行数据线间相差3000mil就会出问题了！
: M0 r% C8 c1 b& o: |. ~8 e+ P   不要求严格等长但是不能相差太长，在板子上的 ...

8 S( O: Y/ R% p( g. k
) I) S+ f. f3 }$ w) r1 l- b( ~- A
" H# i& K4 W, {7 r: s2 L分析的不错.

glater

不是很明白的！差3000MIL，很容易出问题的！

gaoshann

你那是什么呀可以差那么多，怎么走的线好有难度呀？

zyunfei

有三组信号的时钟线与数据线长度差了3000mil左右  
" q, I% C% `6 N; Y 看你说的不太明白！
# k2 m1 I% T- D8 X( Y& h8 w   要是时钟和数据线差没有什么关系
7 L; d) Z5 C+ \# M   但是要是并行数据线间相差3000mil就会出问题了！
   不要求严格等长但是不能相差太长，在板子上的延时和你理论上计算的相差很大的
  _+ i, X( n9 y3 Y6 g. V: @5 S2 K/ Z& \   你可以用si仿真下！
  
  丢包是每次都丢还是偶尔丢？
   每次都丢说明你的板子或是你的FPGA时序有问题，偶尔丢说明你的设计中有干扰存在。

ieracll

楼主说的是时钟线长，还是数据线长？

sy_lixiang

吸取教训。。。不过我感觉也未必是没做等长的原因。。。2楼朋友说降一下速度试一下可行。。。

4 e. O4 C2 \3 O: e+ [还有，看一下在什么时间开始丢包，大约也可以算出来吧。。。