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关于AD芯片选型的问题请教

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发表于 2015-3-14 14:51 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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要设计一块8路AD同步(时间同步、相位同步)采集的板卡,分辨率≥14bit,采样率≥5Msps。AD数字输出进FPGA。AD9252是8路模拟信号进,8路数字信号串行LVDS输出;( D$ \1 D& O' x# d' P) ?
AD9251则是2路模拟信号进,2路数字信号并行输出(D0A-D13A、D0B-D13B)。% j; l: u2 P9 ^6 p
理论上选择AD9252,一片即可;
/ f8 X" M, E* D- n6 Q选择AD9251,需要4片,要额外考虑芯片间同步问题。
! ~0 ^/ S! @3 D' t$ k想请教下各位,如果串行LVDS输出,在FPGA内串转并时,是不是容易产生不同步的问题?如果并行输出,要多走不少线,芯片间的同步实现难度大不大?1 I! L2 m" M, Y6 C# {
初次使用AD芯片,有类似开发经历可否麻烦给个参考电路或其他优选芯片。
5 B' _* ]8 |, u# ]# k; ]' f非常感谢!% `' Q8 V* C2 s5 p* ?$ \3 q0 d; I
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发表于 2015-8-10 09:46 | 只看该作者
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发表于 2015-3-20 20:45 | 只看该作者
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发表于 2015-3-18 23:16 | 只看该作者
zzzljb 发表于 2015-3-18 22:183 F2 W& ?" x- {8 y% C- M% K1 D: O
fallen兄又取笑我了,这种东西对你而言还算高大上啊
0 z- [5 F/ p2 j" A& N话说之前没留意fallen兄EDA365版主的头衔啊,新晋 ...

; a& D- s9 s/ _1 Z$ T0 c' a为人民服务的。

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 楼主| 发表于 2015-3-18 22:18 | 只看该作者
fallen 发表于 2015-3-16 14:05
! w8 d% ~/ K$ a3 c高大上的东东,赞一个。

# E( T6 f4 _4 V( n1 D: Nfallen兄又取笑我了,这种东西对你而言还算高大上啊
6 m* |! Y3 R$ e# I* P% U话说之前没留意fallen兄EDA365版主的头衔啊,新晋升的?, {8 [" R$ g1 y8 K' c

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为人民服务的。  详情 回复 发表于 2015-3-18 23:16

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发表于 2015-3-16 14:05 | 只看该作者
高大上的东东,赞一个。

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fallen兄又取笑我了,这种东西对你而言还算高大上啊 话说之前没留意fallen兄EDA365版主的头衔啊,新晋升的?  详情 回复 发表于 2015-3-18 22:18

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 楼主| 发表于 2015-3-16 10:17 | 只看该作者
part99 发表于 2015-3-16 05:56
) w9 \/ o: S6 C8 A. x! U2 C2 w7 z9 h我建议用FPGA全局时钟出同步,20MHz时钟对现在的高速信号来说可以忽略不计,不要担心信号线延时,根本可 ...
: Q% x: I1 }8 ?% ?9 c+ }
非常感谢!8 Z9 \# Y+ `+ f* y

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发表于 2015-3-16 05:56 | 只看该作者
本帖最后由 part99 于 2015-3-15 16:58 编辑
8 N! K; Y$ Y  W6 A# }$ y
zzzljb 发表于 2015-3-15 10:14: u. J: r0 c2 U/ u9 Z. [
回答得很详细,非常感谢!$ Z& m9 b( U2 J$ O9 A* f/ w* v! E
我犹豫要不要使用多片是考虑片间同步信号的处理。AD9251有个SYNC管脚可用于片 ...

5 j; M1 y+ g8 B$ T" H  Z- s我建议用FPGA全局时钟出同步,20MHz时钟对现在的高速信号来说可以忽略不计,不要担心信号线延时,根本可以忽略不计,但为了信号完整性,一定要走菊花链,或者加个同步的buffer。
  y- M+ i0 M8 k" y, l. E: [

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非常感谢!  详情 回复 发表于 2015-3-16 10:17

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 楼主| 发表于 2015-3-15 23:14 | 只看该作者
part99 发表于 2015-3-14 23:22
. \' Y! X- b1 t并行时间同步好做一点,串行的同步在FPGA端有点麻烦。
  H2 O/ k/ W: E0 ?( [不过,你的采样率不高,可以用9252,但如果PCB有位 ...
9 }2 ^4 T/ h8 R; i7 s, A. r' {
回答得很详细,非常感谢!- ?$ R! Z) y  [/ W& i9 C
我犹豫要不要使用多片是考虑片间同步信号的处理。AD9251有个SYNC管脚可用于片间同步,如何保证4片AD9251收到的SYNC信号严格同步?# y! N4 i8 a# G' i0 V  Q) m
是利用FPGA的全局时钟直接输出4路SYNC信号,还是使用独立的时钟驱动芯片分路输出SYNC?如果使用FPGA全局时钟直接输出4路的话,假如20Msps的采样率,SYNC的PCB布线走等长,FPGA内部延时问题不大吧?5 R( H1 ?5 Z; R! Y# t( ?9 K

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我也建议用FPGA出同步,20MHz时钟对现在的高速信号来说可以忽略不计,不要担心信号线延时,根本可以忽略不计,但为了信号完整性,一定要走菊花链,或者加个同步的buffer。  详情 回复 发表于 2015-3-16 05:56

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 楼主| 发表于 2015-3-15 22:58 | 只看该作者
戏出东方 发表于 2015-3-15 21:32
. G% J1 U. u$ h8 b' S5 U  Z以前用过4个双路并行的AD7760,芯片有个同步管教,同步比较好做  9251没用过

& J1 {. u2 Y: R谢谢啦!AD9251也有个同步管脚) @' b. j# g  e' Q

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发表于 2015-3-15 21:32 | 只看该作者
以前用过4个双路并行的AD7760,芯片有个同步管教,同步比较好做  9251没用过

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谢谢啦!AD9251也有个同步管脚  详情 回复 发表于 2015-3-15 22:58

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发表于 2015-3-14 23:26 | 只看该作者
如果用9251, 建议9251输入的时钟由FPGA打进来,而FPGA的采样时钟由9251的输出时钟来提供。

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发表于 2015-3-14 23:22 | 只看该作者
本帖最后由 part99 于 2015-3-14 10:32 编辑
) e" G9 N3 X/ x
  s& @, [) V; H+ S. A  u: J, a. J; B并行时间同步好做一点,串行的同步在FPGA端有点麻烦。
$ P3 a* M: x1 g; ]% R不过,你的采样率不高,可以用9252,但如果PCB有位置,而且FPGA离AD芯片不远,最好还是选择并行。
7 r- l; e# ^- f; E2 ^如果你担心不同的芯片处理的速度不一样而影响同步,那么同一个芯片不同通道处理速度也有可能不一样,所以9252和9251是一样的。
/ ^! [" R4 g% F! q0 `不要在找其他的AD转换芯片了,analog device 已经是业界最好的了。

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回答得很详细,非常感谢! 我犹豫要不要使用多片是考虑片间同步信号的处理。AD9251有个SYNC管脚可用于片间同步,如何保证4片AD9251收到的SYNC信号严格同步? 是利用FPGA的全局时钟直接输出4路SYNC信号,还是使用独  详情 回复 发表于 2015-3-15 23:14
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