cadence concept hdl使用问题

keenboyee · 发表于 2008-8-18 15:54

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各位，我碰到一个使用cadence concept hdl的问题，寻求帮助！！！！！
比如，用一个芯片的POWER ,GND有很多个，使用part develop建立原理图封装。power ,gnd搞成总线形式，然后用concept hdl制作原理图，出现如下错误提示：Severity : Error (HDL Direct)
Description : ERROR(SPCOHD-124): Signal is declared to be both a scalar and a vector.
Object dump:
{
page:  14
instance:
cell name:
pin name:
}
{
page:  14
instance:  I17
cell name: LTM4600HVIV
pin name:  VIN<14..0>
}
其意思是总线型的与单个信号不能匹配。我不想在原理图中把总线型信号展开，有什么好的方法解决他？？

:handshake

wolfwang · 发表于 2008-8-19 12:23

Signal is declared to be both a scalar and a vector这个应该是你重复定义了标量和矢量，需要设置下吧，或者在developer里的setup里设置下不要展开？

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