|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 yuju 于 2013-7-18 23:45 编辑
+ _ R6 L/ R. O3 I+ r. O) `0 l& L7 h0 Z6 Y6 U" \
Cadence解决方案助力创意电子20纳米SoC测试芯片成功流片 6 w. z3 ^( d1 {9 Y; R
2 t2 f: } z D 出自：IC设计与制造 3 ~) ` L" U# n, Q) {0 ~1 M
. S; v2 {, }$ s1 d
Cadence Encounter数字实现系统与Cadence光刻物理分析器
8 f- _, u" h7 _7 s' T
" e' Z8 ]% x$ |3 o: m1 h! H可降低风险并缩短设计周期- t8 _3 _: Z7 k+ O" u% W# C
7 h3 h. ?7 l8 k
全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布，设计服务公司创意电子（GUC）使用Cadence? Encounter?数字实现系统（EDI）和Cadence光刻物理分析器成功完成20纳米系统级芯片（SoC）测试芯片流片。双方工程师通过紧密合作，运用Cadence解决方案克服实施和可制造性设计（DFM）验证挑战，并最终完成设计。
# d* }) h$ ~$ a5 g8 T5 I
' {. r0 J' p4 {9 B$ D. |7 m8 c在开发过程中，创意电子使用Cadence Encounter解决方案用于支持20纳米布局布线流程所有的复杂步骤，包括双图形库的制备、布局、时钟树综合、保持固定、布线和布线后优化。创意公司还使用Cadence Litho Physical Analyzer （ 光刻物理分析器）用于DFM验证，将20纳米工艺变化的不确定性变成可预见影响从而有助于缩短设计周期。
- |+ g- {: I5 b4 J2 j* S7 Z* @# o+ v$ I' ]& h2 R2 L
“我们选择Cadence作为这项开发的合作伙伴是由于Cadence在高级节点方面具有被证实的经验，” 创意电子设计方法部总监曾凯文先生表示。“台积电工艺20纳米SoC测试芯片的成功流片是双方紧密合作和Cadence Encounter与DFM解决方案高性能表现的直接成果。”
' `6 Z5 _; B' K$ n% `
# S# }' }5 Y+ i “随着客户转向20纳米，他们正面临新的挑战，例如双成形和工艺变化等都大大增加了风险，”Cadence Silicon Realization集团研发高级副总裁徐季平博士表示。“Cadence已在实施和DFM验证工具方面解决了这些高级节点的挑战。公司正与合作伙伴紧密协作来验证这些新流程以降低风险，使其更容易让客户胸有成竹转向20纳米制程节点。
/ }4 h6 b( o) ~$ q$ S
" S4 M& @1 r) J) j! L" _" _, O& B$ N) |
* ~ z8 a9 b! _; \# [! e# j
|
|
/1 
发表于 2013-7-18 23:44
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！