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各位好:( C3 t& a0 D! v' E" j
才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码,在QUARTUS II 9.1进行编译时报10482错误,提示ROM_DATA未定义,不清楚如何排查故障,请指教。多谢!3 d. j- o, p& `; V) v
8 N$ g, n A1 f2 R8 w
, Q' b$ T7 @' D8 q
3 F5 r& C. }0 R4 V8 x, p
7 Y, D" n1 C9 k
7 |9 ?( |0 G! O" S! O- X4 R; k* @, M
2 a" Q4 N* Z4 M, |& r1 e, A" t7 M$ n! F0 l% t) Y" X
LIBRARY IEEE; //调用标准库文件
5 o" b4 v0 [7 l2 r4 p4 xUSE IEEE.STD_LOGIC_1164.ALL;/ `/ h6 r" n5 g' g3 d9 \+ e2 e8 I
USE IEEE.STD_LOGIC_UNSIGNED.ALL; $ X+ d! z# D5 m' E: h/ ~: s) X
ENTITY sinfsq IS
7 } J- Y, B( H9 G PORT( //端口定义
1 l6 Q9 O0 U4 G) ~- e T clk : IN STD_LOGIC;2 H+ T4 ^, ^- M7 y$ F, u5 s8 X
dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;+ g5 G' D1 T( x8 F3 S! B
END sinfsq;
0 v# j2 Y) p# ?) l" _# J8 A- NARCHITECTURE behavior OF sinfsq IS9 \# F2 J5 z( {3 w' c# N& z
COMPONENT sin_rom //声明ROM元件2 m( i# w) Q ]. e/ s
PORT(( b; V4 O/ t+ l3 o/ R
address : IN STD_LOGIC_VECTOR(5 DOWNTO 0);1 N1 G) r- }6 Z3 @% ^+ T
inclock : IN STD_LOGIC;6 V3 d, m6 U: A) p
q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
; O% M( C6 d0 zEND COMPONENT;
+ {3 n4 P6 a" _* A1 e SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);
0 k* P& X: n+ B! R' E$ aBEGIN
9 I1 i6 V* ~) h! U* O" Z PROCESS(clk)
* H# e0 K0 x0 I/ t& a BEGIN# @- |( O; |( N$ @
IF clk'EVENT AND clk='1' THEN
1 j" Y# H& H) H( H5 x wt<=wt+1;. X+ @/ T8 o1 R3 Y( S( \
END IF;! A6 C/ I" V& x9 Y% U( ^
END PROCESS;: ~( i% E6 Q3 x$ N
u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout); //例化ROM元件
) ~5 S; X5 Z1 F( K4 W, VEND behavior;
' s6 a: [9 V) \! k% f |
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