allegro pcb si 仿真中cross section设置

lihuizju · 发表于 2012-11-30 14:32

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pcb si 仿真中，cross section的设置中，将层设置成plane和Conductor对仿真结果的影响是什么？有人知道么？
最近在做仿真时，发现如果不在cross section中设置plane，信号线将找不到参考面，会把走线当成microstrip line，得到的阻抗与极其不准确。无论板子的实际叠层结构是怎么样的。
原来的想法是，如果在走线的下方铺铜，那么仿真软件应该能自动将走线算成Micro Strip。但实际结果并不是。非得设置成Plane，Si才会正确识别。这就带来了另一个问题，如果我将Plane中，走线下方挖空，此时Si仿真时，并不会知道下方被挖空了，而是始终认为是完整平面，仿真结果并不准确。不知道cadence到底是如何想的。

exclaim · 发表于 2012-12-26 17:22

欲仿真的走線真實結構下方是平面，那麼疊層設定中就要設定成PLANE，阻抗才會正確。

如果走線跨過了平面上的裂縫或者平面分割線，則疊層設定中右邊的SHIELD選項<不要>核取，抽取拓撲時在跨越分割處即會以一高阻抗的模型來表現。

lihuizju · 发表于 2013-1-11 16:19

exclaim 发表于 2012-12-26 17:22
o3 C: S3 B: @5 ~6 z0 Y欲仿真的走線真實結構下方是平面，那麼疊層設定中就要設定成PLANE，阻抗才會正確。
+ a% k, s9 o2 ?0 _; A% O# b
, t$ x) u3 f$ t9 s如果走線跨過了平面上 ...

不好意思。现在才看到回复。的确如您据说。谢谢！

Gionee · 发表于 2013-4-9 15:59

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