【求助】贴片晶体背面能不能走线

lzscan · 发表于 2012-7-3 10:47

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4层电路板，S/G/V/S结构。如果在TOP层放贴片晶体且在TOP层走完晶体的线。
问题是：我可不可以在BOTTOM层贴片晶体的正下方布高速线？

xiaochenchu · 发表于 2012-7-3 11:17

你说呢，兄弟

lzscan · 发表于 2012-7-3 11:25

xiaochenchu 发表于 2012-7-3 11:17 2 E f; ^1 v! N% w/ u4 D# ?" W
你说呢，兄弟

我觉得可以，因为中间已经隔了一层地、一层电源了。但是不知道这一层地、一层电源是不是能够真的足够隔离top层和底层。

xiaochenchu · 发表于 2012-7-3 11:28

在做pll时，tcxo和vco下面是不可以的，你的晶振是什么用的，mcu配置的还是系统时钟的pll的

sgphoto · 发表于 2012-7-3 12:36

一般情况是，能避开就避开。如果实在避不开的话，也是问题不大的，如果频率不是很高的话，例如,20MHz之内。

lzscan · 发表于 2012-7-3 13:26

xiaochenchu 发表于 2012-7-3 11:28 ) w, _5 E6 B7 s/ ~: [3 c% B
在做pll时，tcxo和vco下面是不可以的，你的晶振是什么用的，mcu配置的还是系统时钟的pll的

系统时钟的。25MHz

xiaochenchu · 发表于 2012-7-3 15:19

个人建议避开，是为了节省面积吗？
如果是差分的话，那就没什么问题了，期待别人的回答
最好上图吧

PCBPCBpcb · 发表于 2012-7-3 15:28

最好不要让别的讯号走进去哦！我们之前是吃过亏的！

lzscan · 发表于 2012-7-3 15:55

xiaochenchu 发表于 2012-7-3 15:19
% X. t7 d6 w+ w) P# j, u. S个人建议避开，是为了节省面积吗？
& ^3 k: A. z/ V; }4 }如果是差分的话，那就没什么问题了，期待别人的回答
# [- B/ Q# M, ^% E7 d最好上图吧

不是差分的线，RGMII的线。算了，我还是不在下面布线吧。只是加长了些线。

lzscan · 发表于 2012-7-3 15:57

PCBPCBpcb 发表于 2012-7-3 15:28 q3 X7 `1 a4 Q
最好不要让别的讯号走进去哦！我们之前是吃过亏的！

能不能说得详细点？也是用的贴片的？中间都过了2层了还会由影响啊？

hejiabei77 · 发表于 2012-7-3 15:58

学习了

PCBPCBpcb · 发表于 2012-7-3 16:06

是的，贴片，不过插针的一样背面不要走线，对我是4层，中间有GND、PWR层

xiaochenchu · 发表于 2012-7-3 17:48

长能长多少啊。。。也就几厘米

nbhand · 发表于 2012-7-3 19:39

能走的线就是地线了

hejiabei77 · 发表于 2012-7-4 08:45

学习了

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