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最近在学习看了很多资料，对于DDR串联终端电阻的摆放位置有疑惑，1 O M5 Y9 g7 K0 k$ w, k
" S4 |% |. e" ~. C* B& F/ O. O b
首先，地址线、控制线、CLK/CLK#是靠近处理器端，这些没太多疑问。
/ S1 G3 ^/ H" \% ^& E t' M# D3 A+ S8 E4 y
但数据线、DQS,DQM串联电阻的摆放位置我却看到了多个版本。
. S% b2 }; F {# B
; c% y+ d3 F6 K# Q版本1：数据线的串联电阻尽量放置在CPU与DDR之间，而DQM与DQS对CPU来说为输出信号，因此尽可能靠近CPU摆放，达不到的情况下也要与数据信号的串联电阻要求一致。
. k& ~1 U6 g: y6 s+ e6 C. W$ g8 l, q: C+ K' U# U$ y
版本2：对于DQS和DQ类信号的走线，串联电阻在近DDR端，DDR_DQM信号例外，它的串联电阻在近CPU端。! I: {7 \( R- a1 ~4 N" V9 x
% l8 X0 E4 e v+ X; ?/ g( L由以上两个版本看，数据线的串联电阻都不靠近CPU，DQM由于是低速信号，串联电阻靠近那边问题也不大，而对于DQS串联电阻的说法却完全相反。2 U x7 K) m# S3 ]- m% q
个人感觉对于DQS的说法，版本1更可信些。7 ]. F0 T! W" s& k
7 v# U' R4 C4 q! L0 R9 ^; U* S! V
我的理解：数据线属于双向的，DDR和CPU都是源端，所以靠近那边需要考虑DDR芯片、处理器、PCB的阻抗。
3 P, y, N7 ]4 ]+ ]例如，CPU的数据IO输出阻抗是48ohm，DDR2的IO输出阻抗为17ohm，传输线阻抗为50ohm。4 {- M+ J/ L2 v3 \. Q9 v
那么当CPU进行写操作时：信号到达接收端后由于输入阻抗很大，反射回源端，由于源端阻抗与传输线阻抗相差很小，所以反射回来的信号被源端吸收不会发生二次反射。! E) `3 b7 q P8 E+ c# V
当CPU进行读操作时：信号从DDR传输到CPU端，同样由于阻抗不匹配，信号反射一部分回到DDR端，由于DDR输出阻抗为17ohm，与传输线阻抗相差很大，因此信号会发生二次反射。
9 u0 Q& O# }5 w( g. [源端的串联电阻对第一次反射并不起作用，但可消除第二次反射。所以该情况下，串联电阻应该靠近DDR端（即靠近与传输线阻抗相差较大的一端）
, u( z% t: q2 J. a* P9 U+ U: B: u7 U2 O) _9 M
想问问大家是否还有其他理解的版本 ;) |
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发表于 2012-3-14 11:31
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