ALLEGRO输出网表问题

youngbray · 发表于 2012-3-25 21:52

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本帖最后由 youngbray 于 2012-3-25 23:10 编辑

FPGA画成分立的，其中一个分立模块如下图，DRC和输出网表都会出错，求高人解答

输出网表产生的错误如下（部分）

rx_78gp02a · 发表于 2012-3-25 22:19

你应该把错误贴出来而不是贴一张图

Murphy · 发表于 2012-3-26 12:28

一般Allegro要求器件的每个管脚名字都不能相同，所以试着把GND，NC之类的命名成GND1，2，3……

longxf · 发表于 2012-3-26 15:36

3楼的可以，也可以把GND的管脚属性换成Power

rx_78gp02a · 发表于 2012-3-26 21:42

把gnd的属性设置为power即可！

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