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问一个CYCLONE III时钟输出驱动DA芯片的问题4 N7 O1 e6 w+ x, ^4 l
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1 S1 x3 Z% z: V想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片7 S8 H' M3 @' j9 A
3 F6 W6 ~; r6 q+ `8 ?. d使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？7 Y- F; q* i* f' l! L+ m
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9 } t# h$ M/ q& F1 `. @0 F由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚8 p% T2 a7 P2 E1 D1 x
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6 g1 E2 X+ \2 Z2 v1 n6 B& m# ^5 P! Y! }+ D
这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？
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0 q, D+ X3 `% y C4 y( s3 {7 t# O+ e8 ^ ~# S- k* R: T
在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？/ T% x. Y% {2 [$ B
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发表于 2011-11-9 09:51
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