阻抗连续性问题

coldhearted · 发表于 2011-6-16 11:31

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我现在设计，要求对阻抗进行严格的控制。但是走线上会有电容和过孔，我的想法是对电容焊盘下挖空以改善。但是电容和过孔对阻抗的具体影响是怎样呢？我看到的一个资料上有相关的仿真结果，但比较简单也不具体。这方面有没有什么比较详细的资料，或定量分析？然后对电容的选择，我需要做哪些方面的考虑？
谢谢

袁荣盛 · 发表于 2011-6-16 19:40

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做的是高速串行链路阻抗控制？
单纯从反射的角度来看，使整个链路的阻抗保持一致能最小化反射
传输线总是可以控制的
过孔通常呈容性，所以阻抗可能会降低，可以删除焊盘等措施来优化
你说的电容肯定是指AC耦合电容，可以掏空电容pin角正下方的参考层的铜皮
把电容的焊盘当做是较宽的走线来处理，挖空紧邻参考层铜皮，让它参考更远的参考层
如果想精准阻抗控制，最好做下整个链路的建模并提取S参数或看其TDR曲线特性

coldhearted · 发表于 2011-6-17 11:29

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你说的内容跟我目前所设想的基本一样。比如用SI9000设定传输线的阻抗，掏空焊盘等。如果要精确控制，建立模型的话，有没有什么相关资料？或者说是从何处入手？非常感谢讨论

cccccc32 · 发表于 2011-6-17 11:48

正想看这方面的资料，有资料的共享一下吧，谢谢！！！！

coldhearted · 发表于 2011-6-17 14:58

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我正在看一点文档。要是里面有有用的东西过几天我传上来

cccccc32 · 发表于 2011-6-17 15:55

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太好了，非常感谢！！！

期待你的资料

coldhearted · 发表于 2011-6-17 17:10

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不客气，一起讨论

急行军 · 发表于 2011-6-17 22:45

这么严格的阻抗控制啊,还没接触到过，o(∩_∩)o...哈哈

coyoo · 发表于 2011-6-23 10:51

袁荣盛发表于 2011-6-16 19:40 1 y# t- D' p+ M% k) J; V- r
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做的是高速串行链路阻抗控制？

如果整个链路保持一致性，那么源端信号只有二分之一的功率能被目的端接收，请问如何考虑这个问题？比如源端LVTTL3.3v信号到目的端（由于链路阻抗一致性很好）变成1.6V的信号，而目的端正好也需要LVTTL电平，那么这时候高电平判决就会出问题的？

袁荣盛 · 发表于 2011-6-23 19:51

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去看看源端匹配的原理

partime · 发表于 2011-6-28 21:44

改善就行了。定量没有解决方案的

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[仿真讨论] 阻抗连续性问题

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