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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
+ ?# H4 o5 d: t! C譬如：& [; I/ M7 _, {$ ~3 r- P
module MyAnd(out,in1,in2);/ e `2 k* M+ \. K I" i& t' }* [
output out;
N& u/ L8 N8 h& J- A' ^! u6 D; B5 E6 ] input in1,in2;
! n+ u* }* F$ G0 T7 l assign out=in1&in2;
+ @& o; i! {) x( M1 Kendmodule
: S, O6 ^9 Q2 q4 V语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。
" a4 ]* ]6 u G. C& j/ ]
1 I$ K. ]% T) r, l/ Q9 U3 M! x+ M但是我自己设置了时延: H N* {( c& B2 F% Q
譬如：" u) V Z, ?$ @% Y9 r* R
`timescale 1ns/1ns
' c, R9 c0 c1 ~/ G0 Wmodule MyAnd(out,in1,in2);
: ]+ e/ K+ d9 G( Y( O. W output out;
! h r1 ]9 D% V k, G! O9 r: C input in1,in2;6 _6 T! H W3 {4 g V# ?% O
assign #20 out=in1&in2;) O' {+ _0 @& d# b1 b! k& U s4 S
endmodule% n' m' a6 n3 N0 `9 \) [3 \
可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
4 x/ w& R9 h+ a; G求牛人指教，万分感谢！ |
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发表于 2011-10-15 20:33
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