<新手提问>请问如何在Cadence的Design Entry HDL中画总线？

aug_com · 发表于 2008-4-17 10:48

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

遇到一个问题，就是在Cadence的Design Entry HDL中画总线。我画的是一个层次结构，最外层HSRAM，有一根8位的输入，因此我在Block的input pin命名RA<7:0>，在和RA<7:0>相连的线命名RA<7:0>。然后进入到下一层，在该层中，inport pin我仍然是命名RA<7:0>，连线同样也是RA<7:0>。但是当我将具体器件上的八根引脚连到总线上时，出问题了，此时虽然我把那八根引脚的连线分别命名为RA<7>-RA<0>(用的是Bus name的方式)。但是这八根线的Signal Name并非RA<7>-RA<0>，有的是RA<7>,有的是RA<7:0>，很乱。不知道这样的问题大家有没有碰到过？或者说我这样命名方式是否正确？谢谢！

只看该作者 · 发表于 2008-4-17 11:26

提示: 作者被禁止或删除内容自动屏蔽

xiuzhong200402 · 发表于 2008-5-4 01:24

我也有遇到啊 !

但是用bus top+bus top values可以解决那个问题

		自动登录	找回密码
密码			注册

kxx27 该用户已被删除	2^# 发表于 2008-4-17 11:26 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
kxx27 该用户已被删除	下载资料威望不够？点击查看获取威望的N种方法>>
	回复支持反对举报

<新手提问>请问如何在Cadence的Design Entry HDL中画总线？

EDA365欢迎您！

评分

推荐内容 /1