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本帖最后由 zxli36 于 2010-6-10 11:22 编辑
, A% g& h+ q# M) ^7 L9 v+ |) V* P# E
有一个项目文件，已经画好，出过网表，画好PCB。现在要交给其他人稍微修改一下，发现同样的文件（没有修改过），orCAD在DRC的时候出现了DRC0039的错误。
) Q3 }9 A; q8 |- E3 d" C- Z具体情况是：项目采用层次原理图设计的方法，所有的错误都出现在顶层原理图上，是总线有关的错误。
; M4 F8 p% ^8 s# N0 A2 s5 @具体错误信息：
, C. X6 H9 z: \/ Y& E1 U# t/ zChecking Schematic: 00_SYSTEM
+ G0 ]' @; j$ m% J1 k, H; _--------------------------------------------------/ Y4 U6 F0 n8 H
Checking Electrical Rules " V# d; R, @& s0 C% e! q& ^* g
) V/ c9 o* p# I# U+ a, k- l( U7 TChecking for Unconnected Nets2 [9 o' j# i, T$ e6 R. i
1 ^2 e' G) g R* b. T$ n
Checking Off-Page Connections: V; b s& @* u
K! G" m7 J9 N- @! ~5 S6 u7 ^! iChecking Pin to Port Connections
2 I8 i, m" [, E; T9 a; }* U. D1 p4 W: A
Checking for Invalid References
1 j7 a K5 [8 T8 U1 P7 c' `; a( k: `* k. f2 e4 `& k
Checking for Duplicate References; `0 ]# Q8 `! I6 h/ ?! ^$ ~+ ?
+ T1 ~1 L& p2 V2 ]4 M
Reporting Off-Grid Objects3 e0 p* l4 p9 F! u
% `& e! N' U# aChecking Visible Unconnected Power Pins0 z& }) d( N2 y& r k+ e
* |) |. O+ E- X- h1 nChecking Misleading Tap connection2 K! f! V0 l% Q- x# _
ERROR: [DRC0039] Tap may not be connected with the bus Check Entire net. CPU_XM1_ADDR15
% o7 c* Q9 T6 u: F, s5 [ P 00_SYSTEM, 2_BLOCK (276.86, 25.40) & j5 b, k0 o9 _# C5 ~) q( b6 v- H% }0 |
ERROR: [DRC0039] Tap may not be connected with the bus Check Entire net. CPU_XM1_ADDR14
8 U s& b4 ?# I9 u, U1 c 00_SYSTEM, 2_BLOCK (276.86, 25.40)
# k9 I9 h. F# X( ~$ `) j7 c2 PERROR: [DRC0039] Tap may not be connected with the bus Check Entire net. CPU_XM1_ADDR13( i2 _4 ?9 Q2 n$ q) i
00_SYSTEM, 2_BLOCK (276.86, 25.40) I" G' q# V) z
ERROR: [DRC0039] Tap may not be connected with the bus Check Entire net. CPU_XM1_ADDR120 P1 b U) R& b. |$ N5 X
00_SYSTEM, 2_BLOCK (276.86, 25.40)
, I& s& i6 s+ A! z( [。。。) m: `+ B8 ?1 \* _+ R. |/ C2 L
============================================================================================
" \/ N4 ^5 e% M J: _& r% e$ j4 [官方文档的解释：
1 W5 H$ S$ U9 c; `6 j: @[DRC0039] Tap may not be connected with the bus Check Entire net.
0 y+ W9 J. u1 K) d( Q* x; ^3 fDesign Rule Check detected a net physically connected to a bus with a different base name than the net itself. To solve this problem, make sure that the Tap is property connected to the bus.
' s8 \5 r6 O7 ]4 @3 }& z; n==============================================================================================
' W) h5 L8 f* S4 o% A x W( H+ j错误处截图：
( m8 ~* `: T0 R( j, t4 e
8 h1 k1 j- g! A9 C/ L3 M
1 p+ I e1 S; R6 e==============================================================================================
3 H. }$ P, l) {7 L; r注：
3 I3 C- ^2 F3 I: c0 g& N顶层原理图上的大部分总线均出现这样的错误，仅有一条总线没有问题。
X# [ n9 @8 R m* Q. M# w: R
==============================================================================================9 O/ S2 x; u3 D! T8 M. H- B6 Q
希望遇到过或者知道这种问题的大侠们多多指教。
5 y' c w# s7 o$ S \; [1 U2 \: x! M9 M; W* f1 _. F5 [: C1 c
==========================================
& L; z4 v# z# R0 ]- [: U: Q" _新发现：DRC，发现和这个选项有关：Report misleading tap connections
' P) m1 s+ w1 a' B如下图：
+ ]* U6 M6 D5 L+ f原来是勾选的，就有以上错误，现在不它取消后就没有这样的错误了，请知道内幕的高手指教下。
; i" n- n6 i- L; G/ f1 S! b a
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发表于 2010-6-10 09:37
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