【请教】为什么在Logic中正确的封装导入到Layout后封装出错？

小樱叶子 · 发表于 2010-7-20 16:19

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各位高手，我现在遇到这样一个问题，就是我在原理图Logic中查看某个part的Decal其引脚定义顺序是正确的，而且在library中的该part封装也正确，但是当我通过ECO TO pcb导入到Layout后，该封装的引脚定义顺序却发生了变化，不是我所希望的，我所有库中all libraries 中仅有这一个封装，实在找不出问题出在哪儿？尝试过了删掉原件重新添加，重新导入，都不行，请高手指教。不甚感激。。等待中。。