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从网上找了一些解释，感觉不错，先看着：7 R1 R3 Q( H W8 H# O0 Q
DDR的总线一般分为3组，数据组、地址/控制组、时钟组
% z8 Q* e) _ }6 c- A$ W$ B% K
6 h* F$ A2 @2 j( L$ t( j2 s其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系8 s: O5 t/ E7 T8 X+ @
4 V( e9 c. v# V
地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系
3 h3 ~1 x. d, ], i, D, `9 N3 Q e# b* f2 _0 Q; X
为什么两组线与时钟的等长关系不同？因为速率不同
3 _4 J1 Z/ J) o2 Q: T- `% M+ V
, K$ B5 o6 O& _: n& @3 s; ]5 a目前DDR的时钟基本上是采用源同步差分时钟。
) _) y/ D& \4 A' K
) G, f( g; W3 W" w数据线在时钟的上升和下降源都采样数据
. a0 j# q0 O; ^: n
( l3 T* r9 `3 ~" f- G) U, `地址/控制线仅在时钟的上升沿采样速据0 h. y& R2 `6 |4 j, H
; \* l5 Z. F# b数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。 |
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发表于 2008-1-29 15:12
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楼主
非常感谢楼主了，只是仿真我不会做啊！ 
但还是有收获的！
发表于 2008-1-31 11:30
